JPH0518458B2 - - Google Patents
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- JPH0518458B2 JPH0518458B2 JP59156011A JP15601184A JPH0518458B2 JP H0518458 B2 JPH0518458 B2 JP H0518458B2 JP 59156011 A JP59156011 A JP 59156011A JP 15601184 A JP15601184 A JP 15601184A JP H0518458 B2 JPH0518458 B2 JP H0518458B2
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- etching
- molybdenum silicide
- silicide layer
- layer
- composite structure
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- 238000005530 etching Methods 0.000 claims description 28
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 20
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 239000002131 composite material Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 26
- 239000000463 material Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は通常のエツチング方法では被エツチ
ング速度の互いに異なる材料からなる複合構造体
のエツチング方法の改良に関するものである。
ング速度の互いに異なる材料からなる複合構造体
のエツチング方法の改良に関するものである。
以下、MOS形トランジスタ（MOST）のゲー
ト電極加工方法を例にとつて説明する。
ト電極加工方法を例にとつて説明する。
従来、MOSTのゲート電極は、例えばアルミ
ニウムまたはポリシリコンなど、一種類の材料で
構成され、均質な被エツチング速度を有してい
た。しかし、近年低抵抗化の要求から２層電極構
造を有するMOS形集積回路装置（MOSIC）が開
発されてきた。このMOSICに用いられているモ
リブデンシリサイド（MOSi2）とポリシリコン
との２層電極構造の場合について述べる。
ニウムまたはポリシリコンなど、一種類の材料で
構成され、均質な被エツチング速度を有してい
た。しかし、近年低抵抗化の要求から２層電極構
造を有するMOS形集積回路装置（MOSIC）が開
発されてきた。このMOSICに用いられているモ
リブデンシリサイド（MOSi2）とポリシリコン
との２層電極構造の場合について述べる。
第１図は従来の２層電極構造MOSTのゲート
電極加工方法を説明するためにその主要段階での
状態を示す断面図で、まず、シリコン基板１上に
選択酸化法によつて部分的に分離酸化膜２を形成
し、つづいて残余のシリコン基板１上にゲート酸
化膜３を形成し、その上にポリシリコン層４をC.
V.D.法によつて堆積し、更にその上に、モリブ
デンシリサイド層５をスパツタ法またはC.V.D.
法によつて堆積した後に、ゲート電極として残す
べき部分の上にレジストパターン６を形成する。
第１図Ａはこの段階を示す断面図である。
電極加工方法を説明するためにその主要段階での
状態を示す断面図で、まず、シリコン基板１上に
選択酸化法によつて部分的に分離酸化膜２を形成
し、つづいて残余のシリコン基板１上にゲート酸
化膜３を形成し、その上にポリシリコン層４をC.
V.D.法によつて堆積し、更にその上に、モリブ
デンシリサイド層５をスパツタ法またはC.V.D.
法によつて堆積した後に、ゲート電極として残す
べき部分の上にレジストパターン６を形成する。
第１図Ａはこの段階を示す断面図である。
従来のゲート電極加工方法では、この状態のま
まで、レジストパターン６をマスクとしてプラズ
マエツチングを施す。一般に、プラズマエツチン
グ用ガスとしては四フツ化炭素（CF4）と酸素
（O2）との混合ガス、C2Cl2F4、六フツ化硫黄
（SF6）などが知られているが、これらのエツチ
ングガスを使用した場合、下層のポリシリコン層
４の被エツチング速度が、上層のモリブデンシリ
サイド層５の被エツチング速度の約３倍程度であ
る。
まで、レジストパターン６をマスクとしてプラズ
マエツチングを施す。一般に、プラズマエツチン
グ用ガスとしては四フツ化炭素（CF4）と酸素
（O2）との混合ガス、C2Cl2F4、六フツ化硫黄
（SF6）などが知られているが、これらのエツチ
ングガスを使用した場合、下層のポリシリコン層
４の被エツチング速度が、上層のモリブデンシリ
サイド層５の被エツチング速度の約３倍程度であ
る。
このような条件でエツチングを行うと、エツチ
ング後の仕上りは第１図Ｂに示すようにポリシリ
コン層４がアンダーカツトされた形になる。更に
最悪の場合として、モリブデンシリサイド層５の
厚さにばらつきがあると、早くエツチングが完了
した部分ではポリシリコン層４のエツチングが始
まり、これが急速に進行して、ゲート酸化膜３、
更にその下のシリコン基板１まで損傷を受けるお
それもある。
ング後の仕上りは第１図Ｂに示すようにポリシリ
コン層４がアンダーカツトされた形になる。更に
最悪の場合として、モリブデンシリサイド層５の
厚さにばらつきがあると、早くエツチングが完了
した部分ではポリシリコン層４のエツチングが始
まり、これが急速に進行して、ゲート酸化膜３、
更にその下のシリコン基板１まで損傷を受けるお
それもある。
この発明は以上のような点に鑑みてなされたも
ので、モリブデンシリサイド層とポリシリコン層
とからなる複合構造体のエツチングに際して、モ
リブデンシリサイド層に、注入エネルギー30〜
180keV、ドーズ量５×1014／cm2以上でイオン注
入することによつて被エツチング速度を向上さ
せ、両材料部分の被エツチング速度を均一化した
上でエツチングを施し、均一なエツチング結果を
得る方法を提供するものである。
ので、モリブデンシリサイド層とポリシリコン層
とからなる複合構造体のエツチングに際して、モ
リブデンシリサイド層に、注入エネルギー30〜
180keV、ドーズ量５×1014／cm2以上でイオン注
入することによつて被エツチング速度を向上さ
せ、両材料部分の被エツチング速度を均一化した
上でエツチングを施し、均一なエツチング結果を
得る方法を提供するものである。
第２図はこの発明の一実施例を説明するために
その主要段階における状態を示す断面図で、従来
例と同様MOSTのゲート電極加工の場合を例示
する。第１図と同一符号は同等部分を示す。第１
図Ａと全く同様の構成を準備した上で、第２図Ａ
に矢印Ｉで示すようなイオン注入をモリブデンシ
リサイド層５のみが損傷を受けるような条件（注
入エネルギー30〜180keV、ドーズ量５×1014／
cm2以上の範囲で選ぶ）で施し、損傷モリブデンシ
リサイド層１５とする。その後に、レジストパタ
ーン６をマスクとしてプラズマエツチングを施す
と、損傷モリブデンシリサイド層１５の被エツチ
ング速度はポリシリコン層４のそれと同程度また
は以上になり、均質なエツチングが可能となり、
その仕上り形状も第２図Ｂに示すように凹凸のな
い望ましい形状になる。このように２層構造のゲ
ート電極をもつMOSTを従来の単層ゲート電極
のものと全く同様のエツチング工程で製作でき
る。
その主要段階における状態を示す断面図で、従来
例と同様MOSTのゲート電極加工の場合を例示
する。第１図と同一符号は同等部分を示す。第１
図Ａと全く同様の構成を準備した上で、第２図Ａ
に矢印Ｉで示すようなイオン注入をモリブデンシ
リサイド層５のみが損傷を受けるような条件（注
入エネルギー30〜180keV、ドーズ量５×1014／
cm2以上の範囲で選ぶ）で施し、損傷モリブデンシ
リサイド層１５とする。その後に、レジストパタ
ーン６をマスクとしてプラズマエツチングを施す
と、損傷モリブデンシリサイド層１５の被エツチ
ング速度はポリシリコン層４のそれと同程度また
は以上になり、均質なエツチングが可能となり、
その仕上り形状も第２図Ｂに示すように凹凸のな
い望ましい形状になる。このように２層構造のゲ
ート電極をもつMOSTを従来の単層ゲート電極
のものと全く同様のエツチング工程で製作でき
る。
なお、複合構造体はゲート電極に限定されるも
のではなく、また上記実施例ではモリブデンシリ
サイド層５がポリシリコン層４上に重畳された複
合構造体を示したが、両材料が同一平面状に配列
されているものにも適用できる。
のではなく、また上記実施例ではモリブデンシリ
サイド層５がポリシリコン層４上に重畳された複
合構造体を示したが、両材料が同一平面状に配列
されているものにも適用できる。
以上説明したように、この発明では、ポリシリ
コン層とモリブデンシリサイド層とからなる複合
構造体のエツチングに当たつて、モリブデンシリ
サイド層に、注入エネルギー30〜180keV、ドー
ズ量５×1014／cm2以上でイオン注入を施して、複
合構造体全体の被エツチング速度を均一化した後
に、エツチングを行うようにしたので、所望の均
質な精度のよいエツチングができる。
コン層とモリブデンシリサイド層とからなる複合
構造体のエツチングに当たつて、モリブデンシリ
サイド層に、注入エネルギー30〜180keV、ドー
ズ量５×1014／cm2以上でイオン注入を施して、複
合構造体全体の被エツチング速度を均一化した後
に、エツチングを行うようにしたので、所望の均
質な精度のよいエツチングができる。
第１図は従来の２層電極構造MOSTのゲート
電極加工方法を説明するためにその主要段階での
状態を示す断面図、第２図はこの発明の一実施例
を説明するためにその主要段階での状態を示す断
面図である。 図において、４はポリシリコン層、５はモリブ
デンシリサイド層、１５は損傷モリブデンシリサ
イド層である。なお、図中同一符号は同一または
相当部分を示す。
電極加工方法を説明するためにその主要段階での
状態を示す断面図、第２図はこの発明の一実施例
を説明するためにその主要段階での状態を示す断
面図である。 図において、４はポリシリコン層、５はモリブ
デンシリサイド層、１５は損傷モリブデンシリサ
イド層である。なお、図中同一符号は同一または
相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ポリシリコン層とモリブデンシリサイド層と
からなる複合構造体に対してエツチングを行う複
合構造体のエツチング方法において、前記モリブ
デンシリサイド層に対して、注入エネルギー30〜
180keV、ドーズ量５×1014／cm2以上でイオン注
入を施すことにより、前記モリブデンシリサイド
層の被エツチング速度を前記ポリシリコン層の被
エツチング速度とほぼ同じにした後、前記エツチ
ングを行うことを特徴とする複合構造体のエツチ
ング方法。 ２ モリブデンシリサイド層がポリシリコン層上
に重畳して形成されていることを特徴とする特許
請求の範囲第１項記載の複合構造体のエツチング
方法。 ３ モリブデンシリサイド層とポリシリコン層と
が同一平面状に配列されていることを特徴とする
特許請求の範囲第１項記載の複合構造体のエツチ
ング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15601184A JPS6132428A (ja) | 1984-07-24 | 1984-07-24 | 複合構造体のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15601184A JPS6132428A (ja) | 1984-07-24 | 1984-07-24 | 複合構造体のエツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132428A JPS6132428A (ja) | 1986-02-15 |
| JPH0518458B2 true JPH0518458B2 (ja) | 1993-03-12 |
Family
ID=15618368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15601184A Granted JPS6132428A (ja) | 1984-07-24 | 1984-07-24 | 複合構造体のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132428A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350484A (en) * | 1992-09-08 | 1994-09-27 | Intel Corporation | Method for the anisotropic etching of metal films in the fabrication of interconnects |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157234A (en) * | 1979-05-25 | 1980-12-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1984
- 1984-07-24 JP JP15601184A patent/JPS6132428A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157234A (en) * | 1979-05-25 | 1980-12-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6132428A (ja) | 1986-02-15 |
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