JPS6132428A - 複合構造体のエツチング方法 - Google Patents
複合構造体のエツチング方法Info
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- JPS6132428A JPS6132428A JP15601184A JP15601184A JPS6132428A JP S6132428 A JPS6132428 A JP S6132428A JP 15601184 A JP15601184 A JP 15601184A JP 15601184 A JP15601184 A JP 15601184A JP S6132428 A JPS6132428 A JP S6132428A
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- etching
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は通常のエツチング方法では被エツチング速度
の互いに異なる材料からなる複合構造体のエツチング方
法の改良に関するものである０以下、ＭＯ８形トランジ
スタ（ＭＯ８Ｔ）のゲート電極加工方法を例にとって説
明する０ 〔従来技術〕 従来、ＭＯ８Ｔのゲート電極は、例−えばアルミニウム
またはポリシリコンなど、一種類の材料で構成され、均
質な被エツチング速度を有していた０しかし、近年低抵
抗化の要求から２層電極構造を有するＭＯ８形集積回路
装置（ＭＯ’８ Ｉ Ｃ）が開発され電極構造の場合に
ついて述べる０ 一第ｉ図は従来の２層電極構造ＭＯ８Ｔのゲート電極加
工方法を説明するためにその主要段階での状態を示す断
面図で、まず、シリコン基板（１）上に選抗酸化法によ
って部分的に分離酸化膜（２）を形成し、つづいて残余
のシリコン基板（１）上にゲート酸化膜（３）を形成し
、その上にポリシリコン層（４）をＯ，Ｖ、Ｄ。
の互いに異なる材料からなる複合構造体のエツチング方
法の改良に関するものである０以下、ＭＯ８形トランジ
スタ（ＭＯ８Ｔ）のゲート電極加工方法を例にとって説
明する０ 〔従来技術〕 従来、ＭＯ８Ｔのゲート電極は、例−えばアルミニウム
またはポリシリコンなど、一種類の材料で構成され、均
質な被エツチング速度を有していた０しかし、近年低抵
抗化の要求から２層電極構造を有するＭＯ８形集積回路
装置（ＭＯ’８ Ｉ Ｃ）が開発され電極構造の場合に
ついて述べる０ 一第ｉ図は従来の２層電極構造ＭＯ８Ｔのゲート電極加
工方法を説明するためにその主要段階での状態を示す断
面図で、まず、シリコン基板（１）上に選抗酸化法によ
って部分的に分離酸化膜（２）を形成し、つづいて残余
のシリコン基板（１）上にゲート酸化膜（３）を形成し
、その上にポリシリコン層（４）をＯ，Ｖ、Ｄ。
法によって堆積し、更にその上に、モリブデンシリサイ
ド層（５）をスパッタ法またはＯ，Ｖ、Ｄ、法によって
堆積した後に、ゲート電極として残すべき部分の上にレ
ジストパターン（６）を形成する。第１図Ａはこの段階
を示す断面図である。
ド層（５）をスパッタ法またはＯ，Ｖ、Ｄ、法によって
堆積した後に、ゲート電極として残すべき部分の上にレ
ジストパターン（６）を形成する。第１図Ａはこの段階
を示す断面図である。
従来のゲート電極加工方法では、この状態のままで、レ
ジストパターン（６）をマスクとしてプラズマエツチン
グを施す。一般に、プラズマエツチング用ガスとしては
四７ツ化炭素（ＣＦ４）と酸素（０□）との混合ガス、
Ｃ２Ｃ１２Ｆ４．六フッ化硫黄（８Ｆ６）などが知られ
ているが、これらのエツチングガスを使用した場合、下
層のポリシリコン層（４）の被エツチング速度が、上層
のモリブデンシリサイド層（５）の被エツチング速度の
約３倍相度である。
ジストパターン（６）をマスクとしてプラズマエツチン
グを施す。一般に、プラズマエツチング用ガスとしては
四７ツ化炭素（ＣＦ４）と酸素（０□）との混合ガス、
Ｃ２Ｃ１２Ｆ４．六フッ化硫黄（８Ｆ６）などが知られ
ているが、これらのエツチングガスを使用した場合、下
層のポリシリコン層（４）の被エツチング速度が、上層
のモリブデンシリサイド層（５）の被エツチング速度の
約３倍相度である。
このような条件でエツチングを行うと、エツチング後の
仕上りは第１図Ｂに示すようにポリシリコン層（４）が
アンダーカットされた形になる。更に最悪の場合として
、モリブデンシリサイド層（５）の厚さにばらつきがあ
ると、早くエツチングが完了した部分ではポリシリコン
層（４）のエツチングが始まり、これが急速に進行して
、ゲート酸化膜（３）、更にその下のシリコン基板（１
）まで損傷を受けるおそれもある。
仕上りは第１図Ｂに示すようにポリシリコン層（４）が
アンダーカットされた形になる。更に最悪の場合として
、モリブデンシリサイド層（５）の厚さにばらつきがあ
ると、早くエツチングが完了した部分ではポリシリコン
層（４）のエツチングが始まり、これが急速に進行して
、ゲート酸化膜（３）、更にその下のシリコン基板（１
）まで損傷を受けるおそれもある。
この発明は以上のような点に鑑みてなされたもので、被
エツチ、ング速度の互いに異なる材料からなる複合体の
エツチングに際して被エツチング速度の遅い材料部分に
イオン注入することによって被エツチング速度を向上さ
せ、両材料部分の被エツチング速度を均一化した上でエ
ツチングを施し、均一なエツチング結果を得る方法を提
供するものである。
エツチ、ング速度の互いに異なる材料からなる複合体の
エツチングに際して被エツチング速度の遅い材料部分に
イオン注入することによって被エツチング速度を向上さ
せ、両材料部分の被エツチング速度を均一化した上でエ
ツチングを施し、均一なエツチング結果を得る方法を提
供するものである。
第２図はこの発明の一実施例を説明するためにその主要
段階における状態を示す断面図で、従来例と同様ＭＯ８
Ｔのゲート電極加工の場合を例示する。第１図と同一符
号は同等部分を示す０第１図Ａと全く同様の構成を準備
した上で、第２図Ａに矢印Ｉで示すようなイオン注入を
モリブデンシリサイド層（５）のみが損傷を受けるよう
な条件（例えば注入エネルギー３０−１８０ ｋｏＶ
、ドーズ量５ＸＩＯ”／ａｍ２以上の範囲で選ぶ）で施
し、損傷モリブデンシリサイド層ぐっとする。その後に
、レジストパターン（６）をマスクとしてプラズマエツ
チングを施すと、損傷モリブデンクリサイド層ａ０の被
エツチング速度はポリシリコン層（４）のそれと同程度
または以上になり、均質なエツチングが可能となシ、そ
の仕上り形状も第２図Ｂに示すように凹凸のない望まし
い形状になる。このように２層構造のゲート電極をもつ
ＭＯＳＴを従来の単層ゲート電極のものと全く同様のエ
ツチング工程で製作できる０なお、上記実施例ではＭＯ
８Ｔのモリブデンシリ茗イド層とポリクリコン層との２
層構造のゲート電極の加工の場合について説明したが、
この発明はＭＯ８Ｔのゲート電極の加工に限らず、勿論
、構成材料もこれに限定されることなく、例えば、一つ
の物質の一部に不純物等を添加した場合を含み、一般に
被エツチング速度が互いに異なる材料が同一平面状にま
たは重畳して存在する複合構造体のエツチングに適用で
きる。
段階における状態を示す断面図で、従来例と同様ＭＯ８
Ｔのゲート電極加工の場合を例示する。第１図と同一符
号は同等部分を示す０第１図Ａと全く同様の構成を準備
した上で、第２図Ａに矢印Ｉで示すようなイオン注入を
モリブデンシリサイド層（５）のみが損傷を受けるよう
な条件（例えば注入エネルギー３０−１８０ ｋｏＶ
、ドーズ量５ＸＩＯ”／ａｍ２以上の範囲で選ぶ）で施
し、損傷モリブデンシリサイド層ぐっとする。その後に
、レジストパターン（６）をマスクとしてプラズマエツ
チングを施すと、損傷モリブデンクリサイド層ａ０の被
エツチング速度はポリシリコン層（４）のそれと同程度
または以上になり、均質なエツチングが可能となシ、そ
の仕上り形状も第２図Ｂに示すように凹凸のない望まし
い形状になる。このように２層構造のゲート電極をもつ
ＭＯＳＴを従来の単層ゲート電極のものと全く同様のエ
ツチング工程で製作できる０なお、上記実施例ではＭＯ
８Ｔのモリブデンシリ茗イド層とポリクリコン層との２
層構造のゲート電極の加工の場合について説明したが、
この発明はＭＯ８Ｔのゲート電極の加工に限らず、勿論
、構成材料もこれに限定されることなく、例えば、一つ
の物質の一部に不純物等を添加した場合を含み、一般に
被エツチング速度が互いに異なる材料が同一平面状にま
たは重畳して存在する複合構造体のエツチングに適用で
きる。
以上説明したように、この発明では被エツチング速度の
互いに異なる材料からなる複合構造体のエツチングに尚
って、被エツチング速度の小さい材料から・なる部分に
イオン注入を施して、複合構造体全体の被・エツチング
速度を均一化した後に、エツチングを行うようにしたの
で、所望の均質な精度のよいエツチングができる。
互いに異なる材料からなる複合構造体のエツチングに尚
って、被エツチング速度の小さい材料から・なる部分に
イオン注入を施して、複合構造体全体の被・エツチング
速度を均一化した後に、エツチングを行うようにしたの
で、所望の均質な精度のよいエツチングができる。
【図面の簡単な説明】
第１図は従来の２層電極構造ＭＯ８Ｔのゲート電極加工
方法を説明するためにその主要段階での状態を示す断面
図、第２図はこの発明の一実施例を説明するためにその
主要段階での状態を示す断面図である。 図において、（４）はポリシリコン層（被エツチング速
度の大きい第１の材料部分）、（５）はモリブデンシリ
サイド層（被エツチング速度の小さい第２の材料部分）
、００は損傷モリブデンシリサイド層（イオン注入され
た第１の材料部分）である。 なお、図中同一符号は同一または相当部分を示す。
方法を説明するためにその主要段階での状態を示す断面
図、第２図はこの発明の一実施例を説明するためにその
主要段階での状態を示す断面図である。 図において、（４）はポリシリコン層（被エツチング速
度の大きい第１の材料部分）、（５）はモリブデンシリ
サイド層（被エツチング速度の小さい第２の材料部分）
、００は損傷モリブデンシリサイド層（イオン注入され
た第１の材料部分）である。 なお、図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）同一エッチング条件でのエッチングに対して、互
いに被エッチング速度の異なる材料からなる複合構造体
を上記同一エッチング条件でエッチングするに当つて、
上記被エッチング速度の小さい材料からなる部分にイオ
ン注入を施し、上記複合構造体全体の被エッチング速度
を均一化した後、上記エッチングを行うことを特徴とす
る複合構造体のエッチング方法。 - （２）複合構造体が被エッチング速度の大きい第１の材
料とその上に重畳して形成された被エッチング速度の小
さい第２の材料とからなることを特徴とする特許請求の
範囲第１項記載の複合構造体のエッチング方法。 - （３）複合構造体を構成する互いに被エッチング速度の
異なる材料が同一平面状に配列されていることを特徴と
する特許請求の範囲第１項記載の複合構造体のエッチン
グ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15601184A JPS6132428A (ja) | 1984-07-24 | 1984-07-24 | 複合構造体のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15601184A JPS6132428A (ja) | 1984-07-24 | 1984-07-24 | 複合構造体のエツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132428A true JPS6132428A (ja) | 1986-02-15 |
| JPH0518458B2 JPH0518458B2 (ja) | 1993-03-12 |
Family
ID=15618368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15601184A Granted JPS6132428A (ja) | 1984-07-24 | 1984-07-24 | 複合構造体のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350484A (en) * | 1992-09-08 | 1994-09-27 | Intel Corporation | Method for the anisotropic etching of metal films in the fabrication of interconnects |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157234A (en) * | 1979-05-25 | 1980-12-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1984
- 1984-07-24 JP JP15601184A patent/JPS6132428A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157234A (en) * | 1979-05-25 | 1980-12-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350484A (en) * | 1992-09-08 | 1994-09-27 | Intel Corporation | Method for the anisotropic etching of metal films in the fabrication of interconnects |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518458B2 (ja) | 1993-03-12 |
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