JPS6279514A - 切換可能な双極性電流源 - Google Patents
切換可能な双極性電流源Info
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- JPS6279514A JPS6279514A JP61231080A JP23108086A JPS6279514A JP S6279514 A JPS6279514 A JP S6279514A JP 61231080 A JP61231080 A JP 61231080A JP 23108086 A JP23108086 A JP 23108086A JP S6279514 A JPS6279514 A JP S6279514A
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- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、供給電圧源（ＶＤＤ＝ ＶＳＳ）と、一方の
チャネル形式のトランジスタを有する第１の電流ミラー
回路（ＭＮ１、ＭＮ２、ＭＮ３；Ｎ１１、Ｎ１２、Ｎ２
１、Ｎ２２、Ｎ３１ないしＮ３６；ＮｌないしＮ１０）
と、他方のチャネル形式のトランジスタを有する第２の
電流ミラー回路（ＭＰ１、ＭＰ２；ｐＨ、Ｐ１２、Ｐ２
１ないしＰ２６；ＰｉないしＰ１０）とを有し、これら
の電流ミラー回路がそれぞれ入力および出力トランジス
タ（ＭＮ１、ＭＰ１；Ｎｉ１、Ｎ１２、Ｐｌ１、Ｐ １
．２ ｉ Ｎ １、Ｎ２、Ｐ１、Ｐ２；ＭＮ３、ＭＰ２
；Ｎ３１ないしＮ３６、Ｐ２１ないしＰ２６；Ｎ５ない
しＮ ］、 ０、Ｐ５ないしＰ１０）を含んでいる双極
性電流源に関する。
チャネル形式のトランジスタを有する第１の電流ミラー
回路（ＭＮ１、ＭＮ２、ＭＮ３；Ｎ１１、Ｎ１２、Ｎ２
１、Ｎ２２、Ｎ３１ないしＮ３６；ＮｌないしＮ１０）
と、他方のチャネル形式のトランジスタを有する第２の
電流ミラー回路（ＭＰ１、ＭＰ２；ｐＨ、Ｐ１２、Ｐ２
１ないしＰ２６；ＰｉないしＰ１０）とを有し、これら
の電流ミラー回路がそれぞれ入力および出力トランジス
タ（ＭＮ１、ＭＰ１；Ｎｉ１、Ｎ１２、Ｐｌ１、Ｐ １
．２ ｉ Ｎ １、Ｎ２、Ｐ１、Ｐ２；ＭＮ３、ＭＰ２
；Ｎ３１ないしＮ３６、Ｐ２１ないしＰ２６；Ｎ５ない
しＮ ］、 ０、Ｐ５ないしＰ１０）を含んでいる双極
性電流源に関する。
正および負の出力電流を供給し得る電流源は、たとえば
文献［半導体回路技術（Ｈａｌｂｌｅｉｔｅｒ−３ｃｈ
ａｌｔｕｎｇｓｔｅｃｈｎｉｋ） Ｊ 、ウー・ティー
ツｘ （Ｕ、Ｔｔｅｔｚｅ）、ッ、ｚ−バー・シェンク
（Ｃｈ、５ｃｈｅｎｋ）著、スブリンガー出版（Ｓｐｒ
ｉｎｇｅｒ−Ｖｅｒｌａｇ）、ベルリン、ハイデルベル
グ、ニューヨーク、１９８０年、第５４頁以下に記載さ
れている。そこに示されている電流源は、与えられた入
力電圧に比例する出力電流を供給する。正もしくは負の
参照電流を必要とする用途に対しては、正の参照電流に
対する電流源および負の参照電流に対する電流源を後続
のマルチプレクス回路と共に使用するのが通常である。
文献［半導体回路技術（Ｈａｌｂｌｅｉｔｅｒ−３ｃｈ
ａｌｔｕｎｇｓｔｅｃｈｎｉｋ） Ｊ 、ウー・ティー
ツｘ （Ｕ、Ｔｔｅｔｚｅ）、ッ、ｚ−バー・シェンク
（Ｃｈ、５ｃｈｅｎｋ）著、スブリンガー出版（Ｓｐｒ
ｉｎｇｅｒ−Ｖｅｒｌａｇ）、ベルリン、ハイデルベル
グ、ニューヨーク、１９８０年、第５４頁以下に記載さ
れている。そこに示されている電流源は、与えられた入
力電圧に比例する出力電流を供給する。正もしくは負の
参照電流を必要とする用途に対しては、正の参照電流に
対する電流源および負の参照電流に対する電流源を後続
のマルチプレクス回路と共に使用するのが通常である。
本発明の目的は、極性切換が可能であり、また参照電流
が設定可能である参照電流源を提供することである。
が設定可能である参照電流源を提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載の双極性電流源により達成される。
記載の双極性電流源により達成される。
本発明の実施態様は特許請求の範囲第２項以下にあげら
れている。
れている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。同一部分には同一の符号が付されている
。
細に説明する。同一部分には同一の符号が付されている
。
第１図によれば、本発明による回路は供給電圧源の２つ
の端子ＶＤＤとＶＳＳとの間に生じている電圧を供給さ
れる。この回路はｎチャネル形式の金属酸化物半導体ト
ランジスタを有する第１の電流ミラー回路とｎチャネル
形式の金属酸化物半導体トランジスタを有する第２の電
流ミラー回路とを含んでおり、これらの電流ミラー回路
は直列に接続されており、またそれらの出力トランジス
タはトランジスタスイッチを介して交互に駆動される。
の端子ＶＤＤとＶＳＳとの間に生じている電圧を供給さ
れる。この回路はｎチャネル形式の金属酸化物半導体ト
ランジスタを有する第１の電流ミラー回路とｎチャネル
形式の金属酸化物半導体トランジスタを有する第２の電
流ミラー回路とを含んでおり、これらの電流ミラー回路
は直列に接続されており、またそれらの出力トランジス
タはトランジスタスイッチを介して交互に駆動される。
第１の電流ミラー回路には端子ＳＥを介して電流１ｏが
供給される。この第１の電流ミラー回路は、ダイオード
として接続されている入力トランジスタＭＨＩとミラー
トランジスタＭＮ２と出力トランジスタＭＮ３とを含ん
でいる。トランジスタＭＮＩおよびＭＮ２のゲートは直
接に互いに、また入力端子ＳＲと接続されており、また
トランジスタＭＮ３と入力端子ＳＲとの間にはトランジ
スタＭＰ３の出力回路が接続されている。トランジスタ
ＭＮ１、ＭＮ２およびＭＮ３のソースとしての役割をす
る端子は供給電圧源の端子ＶＳＳと接続されている。更
にトランジスタＭＮ３のゲートと供給電圧源の端子■Ｓ
Ｓとの間にトランジスタＭＮ４の出力回路が接続されて
いる。
供給される。この第１の電流ミラー回路は、ダイオード
として接続されている入力トランジスタＭＨＩとミラー
トランジスタＭＮ２と出力トランジスタＭＮ３とを含ん
でいる。トランジスタＭＮＩおよびＭＮ２のゲートは直
接に互いに、また入力端子ＳＲと接続されており、また
トランジスタＭＮ３と入力端子ＳＲとの間にはトランジ
スタＭＰ３の出力回路が接続されている。トランジスタ
ＭＮ１、ＭＮ２およびＭＮ３のソースとしての役割をす
る端子は供給電圧源の端子ＶＳＳと接続されている。更
にトランジスタＭＮ３のゲートと供給電圧源の端子■Ｓ
Ｓとの間にトランジスタＭＮ４の出力回路が接続されて
いる。
トランジスタＭＮ２およびＭＮ３の出力回路に対して直
列に第２の電流ミラー回路のトランジスタＭＰＩおよび
ＭＰ２の出力回路が接続されている。トランジスタＭＰ
Ｉのゲートは直接にトランジスタＭＮ２およびＭＰ３の
出力回路の接続点と接続されており、またトランジスタ
ＭＮ５の出力回路を介してトランジスタＭＰ２のゲート
と接続されている。第２の電流ミラー回路のトランジス
タのソースとしての役割をする端子は供給電圧源の端子
ＶＤＤと接続されている。トランジスタＭＰ２のゲート
はトランジスタＭＰ４の出力回路を介して同じく端子Ｖ
ＤＤに接続されている。両出力トランジスタＭＮ３およ
びＭＰ２の出力回路の接続点に回路の電流出力用の端子
ＳＡが接続されている。この実施例ではトランジスタＭ
Ｎ４およびＭＮ５はｎチャネル形式であり、トランジス
タＭＰ３およびＭＰ４はｐチャネル形式である。これら
の４つのトランジスタのゲートは互いにかつ端子■ｚに
接続されている。
列に第２の電流ミラー回路のトランジスタＭＰＩおよび
ＭＰ２の出力回路が接続されている。トランジスタＭＰ
Ｉのゲートは直接にトランジスタＭＮ２およびＭＰ３の
出力回路の接続点と接続されており、またトランジスタ
ＭＮ５の出力回路を介してトランジスタＭＰ２のゲート
と接続されている。第２の電流ミラー回路のトランジス
タのソースとしての役割をする端子は供給電圧源の端子
ＶＤＤと接続されている。トランジスタＭＰ２のゲート
はトランジスタＭＰ４の出力回路を介して同じく端子Ｖ
ＤＤに接続されている。両出力トランジスタＭＮ３およ
びＭＰ２の出力回路の接続点に回路の電流出力用の端子
ＳＡが接続されている。この実施例ではトランジスタＭ
Ｎ４およびＭＮ５はｎチャネル形式であり、トランジス
タＭＰ３およびＭＰ４はｐチャネル形式である。これら
の４つのトランジスタのゲートは互いにかつ端子■ｚに
接続されている。
回路内の端子ＳＥを経て流れる電流Ｉｏは、ダイオード
として接続されているトランジスタＭＮ１から先ずミラ
ートランジスタＭＮ２の出力回路に鏡像的電流として流
れ、従ってまた第２の電流ミラー回路の入力トランジス
タＭＰＩを通って流れる。いま、端子ｖＺに与えられて
いる電位の極性に関係して、トランジスタＭＮ４および
ＭＮ５が遮断状態、またトランジスタＭＰ３およびＭＰ
４が導通状態に切換えられ、もしくは対として反転され
る。本発明にとって重要なことは、両型流ミラー回路の
出力トランジスタがスイッチオフ可能、特に交互にスイ
ッチオフ可能であること、そのために他のスイッチ装置
または他のトランジスタ形式も用いられ得ることである
。
として接続されているトランジスタＭＮ１から先ずミラ
ートランジスタＭＮ２の出力回路に鏡像的電流として流
れ、従ってまた第２の電流ミラー回路の入力トランジス
タＭＰＩを通って流れる。いま、端子ｖＺに与えられて
いる電位の極性に関係して、トランジスタＭＮ４および
ＭＮ５が遮断状態、またトランジスタＭＰ３およびＭＰ
４が導通状態に切換えられ、もしくは対として反転され
る。本発明にとって重要なことは、両型流ミラー回路の
出力トランジスタがスイッチオフ可能、特に交互にスイ
ッチオフ可能であること、そのために他のスイッチ装置
または他のトランジスタ形式も用いられ得ることである
。
端子ｖＺにおける電位が負であれば、トランジスタＭＰ
３は導通状態となり、またトランジスタＭＮ４は遮断状
態となる。その後、入力電流Ｔ。
３は導通状態となり、またトランジスタＭＮ４は遮断状
態となる。その後、入力電流Ｔ。
は第１の電流ミラー回路の変換比に相応して、すなわち
主にトランジスタＭＮ３のチャネル幅とチャネル長さと
の比に相応してトランジスタＭＨ１に関してトランジス
タＭＮａ内に鏡像的電流として流される。同時にトラン
ジスタＭＮ２およびＭＰｌを通って流れる電流は回路の
出力電流に影響しない。なぜならば、端子ｖＺにおける
電位が負であれば、トランジスタＭＮ５は遮断状態、ト
ランジスタＭＰ４は導通状態にあるので、第２の電流ミ
ラー回路の出力トランジスタＭＰ２は遮断状態にされる
からである。
主にトランジスタＭＮ３のチャネル幅とチャネル長さと
の比に相応してトランジスタＭＨ１に関してトランジス
タＭＮａ内に鏡像的電流として流される。同時にトラン
ジスタＭＮ２およびＭＰｌを通って流れる電流は回路の
出力電流に影響しない。なぜならば、端子ｖＺにおける
電位が負であれば、トランジスタＭＮ５は遮断状態、ト
ランジスタＭＰ４は導通状態にあるので、第２の電流ミ
ラー回路の出力トランジスタＭＰ２は遮断状態にされる
からである。
端子■Ｚにおける電位が正であれば、状況は正確に反転
されている。すなわち、トランジスタＭＰ３は遮断状態
となり、またトランジスタＭＮ４は導通状態となるので
、出力トランジスタＭＮ３は確実に遮断状態となる。他
方において、この場合には、トランジスタＭＮ５は導通
状態、またトランジスタＭＰ４は遮断状態とされている
ので、入力電流Ｉｏは先ず第１の電流ミラー回路のトラ
ンジスタＭＮ２対ＭＮ１の変換比に従ってトランジスタ
ＭＮ２内に鏡像的電流として流される。その後に同じく
トランジスタＭＰＩを通って流れる電流は第２の電流ミ
ラー回路の変換比に従って、すなわちトランジスタＭＰ
２対ＭＰＩの変換比に従ってトランジスタＭＰＺ内に鏡
像的電流として流れる。それによって、端子ＶＺの電位
に関係して、出力端子ＳＡに流れる参照電流は負もしく
は正である。
されている。すなわち、トランジスタＭＰ３は遮断状態
となり、またトランジスタＭＮ４は導通状態となるので
、出力トランジスタＭＮ３は確実に遮断状態となる。他
方において、この場合には、トランジスタＭＮ５は導通
状態、またトランジスタＭＰ４は遮断状態とされている
ので、入力電流Ｉｏは先ず第１の電流ミラー回路のトラ
ンジスタＭＮ２対ＭＮ１の変換比に従ってトランジスタ
ＭＮ２内に鏡像的電流として流される。その後に同じく
トランジスタＭＰＩを通って流れる電流は第２の電流ミ
ラー回路の変換比に従って、すなわちトランジスタＭＰ
２対ＭＰＩの変換比に従ってトランジスタＭＰＺ内に鏡
像的電流として流れる。それによって、端子ＶＺの電位
に関係して、出力端子ＳＡに流れる参照電流は負もしく
は正である。
第２図には、第１図による本発明による切換可能な双極
性電流源の入力回路の他の実施例が示されている。トラ
ンジスタＭＮＩの出力回路はそのドレインとしての役割
をする端子で抵抗Ｒを介して基準電位接続用の端子ＧＮ
Ｄと接続されている。
性電流源の入力回路の他の実施例が示されている。トラ
ンジスタＭＮＩの出力回路はそのドレインとしての役割
をする端子で抵抗Ｒを介して基準電位接続用の端子ＧＮ
Ｄと接続されている。
このトランジスタのソースとしての役割をする端子は供
給電圧源の極■ＳＳに接続されている。トランジスタＭ
ＮＩのゲート、従ってまたトランジスタＭＮ２のゲート
およびトランジスタＭＰ３の出力回路の１つの端子は演
算増幅器ＯＰの出力端に接続されており、その反転入力
端は参照電位を印加するための端子ＶＲＥＦと、またそ
の非反転入力端はトランジスタＭＮＩの出力回路および
抵抗Ｒの接続点に接続されている。その他の回路構成は
第１図の回路構成と同じである。端子ＶＲＥＦに生じて
いる参照電位に従って、鏡像的電流としてトランジスタ
ＭＮＩを通って流れる入力電流１ｏは演算増幅器ＯＰの
出力端からトランジスタＭＮＩを経て演算増幅器の入力
端に負帰還され、こうして一定に保たれる。
給電圧源の極■ＳＳに接続されている。トランジスタＭ
ＮＩのゲート、従ってまたトランジスタＭＮ２のゲート
およびトランジスタＭＰ３の出力回路の１つの端子は演
算増幅器ＯＰの出力端に接続されており、その反転入力
端は参照電位を印加するための端子ＶＲＥＦと、またそ
の非反転入力端はトランジスタＭＮＩの出力回路および
抵抗Ｒの接続点に接続されている。その他の回路構成は
第１図の回路構成と同じである。端子ＶＲＥＦに生じて
いる参照電位に従って、鏡像的電流としてトランジスタ
ＭＮＩを通って流れる入力電流１ｏは演算増幅器ＯＰの
出力端からトランジスタＭＮＩを経て演算増幅器の入力
端に負帰還され、こうして一定に保たれる。
電流源の内部抵抗を高くしたい場合に用いられる本発明
による回路の他の実施例では、電流ミラー回路のトラン
ジスタはカスコード原理、ウィルソン原理または改良さ
れたウィルソン原理に従って構成されていてよい。
による回路の他の実施例では、電流ミラー回路のトラン
ジスタはカスコード原理、ウィルソン原理または改良さ
れたウィルソン原理に従って構成されていてよい。
第３図には、第２図による入力回路を有し、またカスコ
ード原理に従って作動する回路が示されている。この回
路では第１図によるトランジスタＭＮｉＭＮ２およびＭ
ＰＩはそれぞれ２つのトランジスタＮｉｌおＮ１２、Ｎ
２１およびＮ２２ならびにｐＨおよびＰＩ２により置換
されている。
ード原理に従って作動する回路が示されている。この回
路では第１図によるトランジスタＭＮｉＭＮ２およびＭ
ＰＩはそれぞれ２つのトランジスタＮｉｌおＮ１２、Ｎ
２１およびＮ２２ならびにｐＨおよびＰＩ２により置換
されている。
トランジスタＮ１２、ｐＨおよびＰＩ２のゲートおよび
ドレイン端子はそれぞれ互いに接続されている。トラン
ジスタＮｉｌおよびＮ１２の駆動は第２図による入力回
路により行われる。
ドレイン端子はそれぞれ互いに接続されている。トラン
ジスタＮｉｌおよびＮ１２の駆動は第２図による入力回
路により行われる。
第１図による出力トランジスタＭＮ３およびＭＢ２は、
それぞれ２つの直列に接続されたトランジスタから成る
３つのトランジスタ直列回路Ｎ３１〜Ｎ３６およびＰ２
１−Ｐ２６により置換されている。１つの共通の節点に
接続されているドレイン端子は回路出力端を形成し、ま
た端子ＳＡに接続されている。ＮｉｌおよびＮ２１の共
通に駆動されるゲートはＭＢ３の出力回路を介してＮ３
１、Ｎ３３およびＮ３５のゲートに接続されている。同
じくＰＩ２のゲートはＭＮ５の出力回路を介してＰ２２
、Ｐ２４およびＰ２６のゲートと接続されている。一方
ではトランジスタＮ１２、Ｎ２２、Ｎ３２、Ｎ３４およ
びＮ３６が、また他方ではＰｌ１、Ｐ２１、Ｐ２３およ
びＰ２５がそれぞれ共通のゲート駆動を有する。
それぞれ２つの直列に接続されたトランジスタから成る
３つのトランジスタ直列回路Ｎ３１〜Ｎ３６およびＰ２
１−Ｐ２６により置換されている。１つの共通の節点に
接続されているドレイン端子は回路出力端を形成し、ま
た端子ＳＡに接続されている。ＮｉｌおよびＮ２１の共
通に駆動されるゲートはＭＢ３の出力回路を介してＮ３
１、Ｎ３３およびＮ３５のゲートに接続されている。同
じくＰＩ２のゲートはＭＮ５の出力回路を介してＰ２２
、Ｐ２４およびＰ２６のゲートと接続されている。一方
ではトランジスタＮ１２、Ｎ２２、Ｎ３２、Ｎ３４およ
びＮ３６が、また他方ではＰｌ１、Ｐ２１、Ｐ２３およ
びＰ２５がそれぞれ共通のゲート駆動を有する。
本発明によれば、第３図によるカスコード回路は、それ
ぞれただ１つのゲート回路に作用する第１図によるただ
１つのスイッチ組合わせＭＮ４゜ＭＮ５．ＭＢ３．ＭＢ
４により作動し得る。Ｎ２工およびＰＩ２のドレイン端
子間に接続されている抵抗ＲＮおよびＲＰの直列回路は
回路に対称性を与える。すなわち、負荷が端子ＳＡから
基準端子ＧＮＤに切換えられるときに、電流ミラートラ
ンジスタの同一の動作点または同一のドレイン−ソース
電圧を保つ。この場合抵抗ＲＮとＲＰの接続点は仮想的
に基準電位にある。
ぞれただ１つのゲート回路に作用する第１図によるただ
１つのスイッチ組合わせＭＮ４゜ＭＮ５．ＭＢ３．ＭＢ
４により作動し得る。Ｎ２工およびＰＩ２のドレイン端
子間に接続されている抵抗ＲＮおよびＲＰの直列回路は
回路に対称性を与える。すなわち、負荷が端子ＳＡから
基準端子ＧＮＤに切換えられるときに、電流ミラートラ
ンジスタの同一の動作点または同一のドレイン−ソース
電圧を保つ。この場合抵抗ＲＮとＲＰの接続点は仮想的
に基準電位にある。
多数の出力回路の並列接続により、トランジスタの同一
の定格選定において、参照出力電流は偏向された変換比
に相応して増大し得る。端子ＳＡから基準端子ＧＮＤに
接続すべきオーム負荷を電流ミラー回路の変換比に相応
して抵抗Ｒよりも小さく選定すれば、負荷および抵抗Ｒ
の電圧降下は等大である。
の定格選定において、参照出力電流は偏向された変換比
に相応して増大し得る。端子ＳＡから基準端子ＧＮＤに
接続すべきオーム負荷を電流ミラー回路の変換比に相応
して抵抗Ｒよりも小さく選定すれば、負荷および抵抗Ｒ
の電圧降下は等大である。
第４図には、第２図による入力回路を有し、改良された
ウィルソン原理により作動する回路の本発明による実施
例が示されている。この原理による回路は、ウィルソン
原理にくらべてダイオードとして接続されている追加的
なトランジスタによりトランジスタの等しいドレイン−
ソース間電圧を可能にする。
ウィルソン原理により作動する回路の本発明による実施
例が示されている。この原理による回路は、ウィルソン
原理にくらべてダイオードとして接続されている追加的
なトランジスタによりトランジスタの等しいドレイン−
ソース間電圧を可能にする。
第４図による回路は下記の変更により第３図による回路
から得られ、その際に電流源トランジスタの符号は変更
されている。Ｎ１２およびｐＨ（第３図）のドレイン−
ゲート間の接続はＮ２お、よびＰＩ（第４図）に対して
は省略され、その代わりにＮ２２、Ｎ３２、Ｎ３４、Ｎ
３６、Ｐ２１、Ｐ２３およびＰ２５（第３図）において
ドレイン−ゲート間の接続が行われているので、要素Ｎ
４、Ｎ６、Ｎ８、Ｎ１０１Ｐ５、Ｐ７およびＰ９（第４
図）が生じている。それぞれ出力トランジスタのまだ接
続されていないゲート回路は、端子■Ｚから制御可能な
スイッチングトランジスタＭＮ４１、ＭＮ５１、ＭＢ３
１およびＭＢ４１を追加的に設けられている（これらは
この順序でそれぞれ他のゲート回路に対するトランジス
タＭＮ４、ＭＮ５、ＭＰ３およびＭＰ４に相当する）。
から得られ、その際に電流源トランジスタの符号は変更
されている。Ｎ１２およびｐＨ（第３図）のドレイン−
ゲート間の接続はＮ２お、よびＰＩ（第４図）に対して
は省略され、その代わりにＮ２２、Ｎ３２、Ｎ３４、Ｎ
３６、Ｐ２１、Ｐ２３およびＰ２５（第３図）において
ドレイン−ゲート間の接続が行われているので、要素Ｎ
４、Ｎ６、Ｎ８、Ｎ１０１Ｐ５、Ｐ７およびＰ９（第４
図）が生じている。それぞれ出力トランジスタのまだ接
続されていないゲート回路は、端子■Ｚから制御可能な
スイッチングトランジスタＭＮ４１、ＭＮ５１、ＭＢ３
１およびＭＢ４１を追加的に設けられている（これらは
この順序でそれぞれ他のゲート回路に対するトランジス
タＭＮ４、ＭＮ５、ＭＰ３およびＭＰ４に相当する）。
追加的に端子ＶＤＤと基準端子ＧＮＤとの間に２つのト
ランジスタＰ３およびＰ４の出力回路と１つの抵抗ＲＧ
との直列回路が接続されている。
ランジスタＰ３およびＰ４の出力回路と１つの抵抗ＲＧ
との直列回路が接続されている。
Ｐ３のドレインおよびゲートは互いに、またＰｌのゲー
トと接続されており、またＰ４のゲートはＰ２のゲート
と接続されている。この配置は回路の、すべてのトラン
ジスタに対する同一の動作点を保証する対称化の役割を
する。同じく、抵抗ＲＮ、ＲＰおよびＲと、端子ＳＡと
基準電位ＧＮＤとの間に接続すべきオーム負荷とは第３
図の実施例に相応してすべてのトランジスタに対する同
一の動作点を保証する対称化の役割をする。
トと接続されており、またＰ４のゲートはＰ２のゲート
と接続されている。この配置は回路の、すべてのトラン
ジスタに対する同一の動作点を保証する対称化の役割を
する。同じく、抵抗ＲＮ、ＲＰおよびＲと、端子ＳＡと
基準電位ＧＮＤとの間に接続すべきオーム負荷とは第３
図の実施例に相応してすべてのトランジスタに対する同
一の動作点を保証する対称化の役割をする。
第１図ないし第４図に実施例としてあげた本発明による
回路は金属酸化物半導体トランジスタを含んでおり、そ
の際に符号の文字ＮおよびＰはチャネル形式を示す。他
のチャネル形式の金属酸化物半導体トランジスタによる
回路構成も本発明の範囲に属する。しかし、この回路は
双極性トランジスタを使用することにより同様によく実
現され得る。特に金属酸化物半導体トランジスタにより
実現する場合には、他の金属酸化物トランジスタが出力
トランジスタに、チャネル形式に留意して、並列に接続
されること、または主に電流を決定するチャネル幅対チ
ャネル長さの比が大きくされることによって、出力−参
照電流を簡単な手段により大きくする可能性が生ずる。
回路は金属酸化物半導体トランジスタを含んでおり、そ
の際に符号の文字ＮおよびＰはチャネル形式を示す。他
のチャネル形式の金属酸化物半導体トランジスタによる
回路構成も本発明の範囲に属する。しかし、この回路は
双極性トランジスタを使用することにより同様によく実
現され得る。特に金属酸化物半導体トランジスタにより
実現する場合には、他の金属酸化物トランジスタが出力
トランジスタに、チャネル形式に留意して、並列に接続
されること、または主に電流を決定するチャネル幅対チ
ャネル長さの比が大きくされることによって、出力−参
照電流を簡単な手段により大きくする可能性が生ずる。
第１図は本発明による切換可能な双極性電流源の回路図
、第２図は本発明による切換可能な双極性電流源の入力
回路の１つの実施例の回路図、第３図はカスコード原理
により作動する本発明による双極性電流源の回路図、第
４図は改良されたウィルソン原理により作動する本発明
による双極性電流源の回路図である。 ＧＮＤ・・・基準電位、ＯＰ・・・演算増幅器、ＳＡ・
・・出力端子、ＳＲ・・・入力端子、ＶＤＤ、ＶＳＳ・
・・供給電圧源端子、ＶＲＥＦ・・・参照電位、ＶＺ・
・・制御端子。 ＩＧ Ｉ ＶＤＤ ＩＧ２ ＮＯ
、第２図は本発明による切換可能な双極性電流源の入力
回路の１つの実施例の回路図、第３図はカスコード原理
により作動する本発明による双極性電流源の回路図、第
４図は改良されたウィルソン原理により作動する本発明
による双極性電流源の回路図である。 ＧＮＤ・・・基準電位、ＯＰ・・・演算増幅器、ＳＡ・
・・出力端子、ＳＲ・・・入力端子、ＶＤＤ、ＶＳＳ・
・・供給電圧源端子、ＶＲＥＦ・・・参照電位、ＶＺ・
・・制御端子。 ＩＧ Ｉ ＶＤＤ ＩＧ２ ＮＯ
Claims (1)
- 【特許請求の範囲】 １）供給電圧源（ＶＤＤ、ＶＳＳ）と、一方のチャネル
形式のトランジスタを有する第１の電流ミラー回路（Ｍ
Ｎ１、ＭＮ２、ＭＮ３；Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２
２、Ｎ３１ないしＮ３６；Ｎ１ないしＮ１０）と、他方
のチャネル形式のトランジスタを有する第２の電流ミラ
ー回路（ＭＰ１、ＭＰ２；Ｐ１１、Ｐ１２、Ｐ２１ない
しＰ２６；Ｐ１ないしＰ１０）とを有し、これらの電流
ミラー回路がそれぞれ入力および出力トランジスタ（Ｍ
Ｎ１、ＭＰ１；Ｎ１１、Ｎ１２、Ｐ１１、Ｐ１２：Ｎ１
、Ｎ２、Ｐ１、Ｐ２；ＭＮ３、ＭＰ２；Ｎ３１ないしＮ
３６、Ｐ２１ないしＰ２６；Ｎ５ないしＮ１０、Ｐ５な
いしＰ１０）を含んでいる双極性電流源において、電流
ミラー回路（ＭＮ１ないしＭＮ３；ＭＰ１、ＭＰ２；Ｎ
１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１ないしＮ３６；
Ｐ１１、Ｐ１２、Ｐ２１ないしＰ２６；Ｎ１ないしＮ１
０、Ｐ１ないしＰ１０）が直列に接続されており、また
その出力トランジスタ（ＭＮ３、ＭＰ２；Ｎ３１ないし
Ｎ３６、Ｐ２１ないしＰ２６；Ｎ５ないしＮ１０、Ｐ５
ないしＰ１０）がスイッチオフ可能であることを特徴と
する双極性電流源。 ２）第１の電流ミラー回路（ＭＮ１ないしＭＮ３；Ｎ１
１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１ないしＮ３６；Ｎ
１ないしＮ１０）のミラートランジスタ（ＭＮ２：Ｎ２
１、Ｎ２２：Ｎ３、Ｎ４）が、出力回路で第２の電流ミ
ラー回路（ＭＰ１、ＭＰ２：Ｐ１１、Ｐ１２、Ｐ２１な
いしＰ２６、；Ｐ１ないしＰ１０）の入力トランジスタ
（ＭＰ１；Ｐ１１、Ｐ１２；Ｐ１、Ｐ２）の出力回路と
直列に接続されていることを特徴とする特許請求の範囲
第１項記載の双極性電流源。 ３）入力トランジスタ（ＭＮ１、ＭＰ１；Ｎ１２、Ｐ１
１、Ｐ１２；Ｎ４、Ｐ２、Ｐ３）がダイオードとして接
続されていることを特徴とする特許請求の範囲第１項ま
たは第２項記載の双極性電流源。 ４）第１の電流ミラー回路（ＭＮ１ないしＭＮ３；Ｎ１
１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１ないしＮ３６；Ｎ
１ないしＮ１０）の１つの入力トランジスタ（ＭＮ１；
Ｎ１１；Ｎ１）がその出力回路で抵抗（Ｒ）を介して基
準電位（ＧＮＤ）と、またその制御入力端で演算増幅器
（ＯＰ）の出力端と接続されており、その反転入力端（
−）に参照電位（ＶＲＥＦ）が、またその非反転入力端
（＋）に抵抗（Ｒ）と入力トランジスタ（ＭＮ１；Ｎ１
１：Ｎ１）との接続点の電位が印加されており、また第
２の電流ミラー回路（ＭＰ１、ＭＰ２：Ｐ１１、Ｐ１２
、Ｐ２１ないしＰ２６；Ｐ１ないしＰ１０）の少なくと
も１つの入力トランジスタ（ＭＰ１；Ｐ１２；Ｐ２）が
ダイオードとして接続されていることを特徴とする特許
請求の範囲第１項または第２項記載の双極性電流源。 ５）電流ミラー回路のトランジスタがカスコード−トラ
ンジスタ段（Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１
ないしＮ３６、Ｐ１１、Ｐ１２、Ｐ２１ないしＰ２６）
として構成されていることを特徴とする特許請求の範囲
第１項ないし第４項のいずれか１項に記載の双極性電流
源。 ６）電流ミラー回路のトランジスタがウィルソン−電流
源として構成されていることを特徴とする特許請求の範
囲第１項ないし第４項のいずれか１項に記載の双極性電
流源。 ７）電流ミラー回路のトランジスタが改良されたウィル
ソン−電流源（Ｎ１ないしＮ１２、Ｐ１ないしＰ１２）
として構成されていることを特徴とする特許請求の範囲
第１項ないし第４項のいずれか１項に記載の双極性電流
源。 ８）出力トランジスタ（ＭＮ３、ＭＰ２；Ｎ５ないしＮ
１０）Ｐ５ないしＰ１０）の制御端子の前にそれぞれ１
つのトランジスタ（ＭＰ３、ＭＮ５；ＭＰ３、ＭＰ３１
、ＭＮ５、ＭＮ５１）の出力回路が接続されており、ま
た出力トランジスタ（ＭＮ３、ＭＰ２；Ｎ５ないしＮ１
０、Ｐ５ないしＰ１０）の供給電圧側の出力端子にそれ
ぞれ１つのトランジスタ（ＭＮ４、ＭＰ４；ＭＮ４、Ｍ
Ｎ４１、ＭＰ４、ＭＰ４１）の出力回路が並列に接続さ
れていることを特徴とする特許請求の範囲第１項ないし
第７項のいずれか１項に記載の双極性電流源。 ９）付属の出力トランジスタ（ＭＮ３、ＭＰ２；Ｎ５な
いしＮ１０、Ｐ５ないしＰ１０）に対して、前に接続さ
れているトランジスタ（ＭＰ３、ＭＮ５；ＭＰ３、ＭＰ
３１、ＭＮ５、ＭＮ５１）が反対のチャネル形式であり
、また並列に接続されているトランジスタ（ＭＮ４、Ｍ
Ｐ４；ＭＮ４、ＭＮ４１、ＭＰ４、ＭＰ４１）が同一の
チャネル形式であり、またそれらの制御端子が１つの共
通の制御端子（ＶＺ）と接続されていることを特徴とす
る特許請求の範囲第１項ないし第８項のいずれか１項に
記載の双極性電流源。 １０）各電流ミラー回路内で出力トランジスタ（Ｎ３１
ないしＮ３６、Ｐ２１ないしＰ２６；Ｎ５ないしＮ１０
、Ｐ５ないしＰ１０；第３図）の制御端子のそれぞれた
だ１つの枝路が特許請求の範囲第８項および第９項に従
って構成されていることを特徴とする特許請求の範囲第
１項ないし第９項のいずれか１項に記載の双極性電流源
。 １１）第１の電流ミラー回路（ＭＮ１ないしＭＮ３；Ｎ
１１、Ｎ１２、Ｎ３１ないしＮ３６；Ｎ１ないしＮ１０
）のミラートランジスタ（ＭＮ２；Ｎ２１、Ｎ２２；Ｎ
３、Ｎ４）が第２の電流ミラー回路（ＭＰ１：ＭＰ２；
Ｐ１１、Ｐ１２、Ｐ２１ないしＰ２６；Ｐ１ないしＰ１
０）の入力トランジスタ（ＭＰ１；Ｐ１１、Ｐ１２；Ｐ
１、Ｐ２）と少なくとも１つ、特に２つの同じ抵抗を介
して接続されていることを特徴とする特許請求の範囲第
１項ないし第１０項のいずれか１項に記載の双極性電流
源。 １２）電流ミラー回路のトランジスタが同一の動作点で
作動することを特徴とする特許請求の範囲第１項ないし
第１１項のいずれか１項に記載の双極性電流源。 １３）相補性の金属酸化物半導体トランジスタにより構
成されていることを特徴とする特許請求の範囲第１項な
いし第１２項のいずれか１項に記載の双極性電流源。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534830.5 | 1985-09-30 | ||
| DE3534830 | 1985-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279514A true JPS6279514A (ja) | 1987-04-11 |
| JP2646443B2 JP2646443B2 (ja) | 1997-08-27 |
Family
ID=6282347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231080A Expired - Lifetime JP2646443B2 (ja) | 1985-09-30 | 1986-09-29 | 切換可能な双極性電流源 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4740743A (ja) |
| EP (1) | EP0226721B1 (ja) |
| JP (1) | JP2646443B2 (ja) |
| AT (1) | ATE82808T1 (ja) |
| DE (1) | DE3687161D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140315A (ja) * | 1987-11-27 | 1989-06-01 | Hitachi Ltd | 半導体装置 |
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- 1986-09-15 EP EP86112708A patent/EP0226721B1/de not_active Expired - Lifetime
- 1986-09-29 JP JP61231080A patent/JP2646443B2/ja not_active Expired - Lifetime
- 1986-09-29 US US06/913,412 patent/US4740743A/en not_active Expired - Lifetime
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