JPS6276548A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6276548A JPS6276548A JP21450385A JP21450385A JPS6276548A JP S6276548 A JPS6276548 A JP S6276548A JP 21450385 A JP21450385 A JP 21450385A JP 21450385 A JP21450385 A JP 21450385A JP S6276548 A JPS6276548 A JP S6276548A
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- Japan
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- hole
- semiconductor device
- contact
- wiring
- diffusion layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関し、特に配線と半導体基板又
は拡散層とのコンタクト抵抗を改善した半導体装置に係
わる。
は拡散層とのコンタクト抵抗を改善した半導体装置に係
わる。
従来の半導体装置においては、ｐ型半導体基板表面のｎ
＋型抵拡散層Ａ℃配線とを電気的に接続する場合、第１
１図に示す如くｐ型半導体基板１のｎ＋型拡散！！２を
含む全面に８ ！ ０２１１１３を堆積し、該拡散層２
に対応するＳ ｉ ０２膜３２部分を選択的にエラチン
除去してコンタクトホール４を開孔した後、全面にへ２
膜を堆積し、バターニングして形成したへ２配線５を前
記拡散層２とコンタクトホール４を通して電気的に接続
していた。
＋型抵拡散層Ａ℃配線とを電気的に接続する場合、第１
１図に示す如くｐ型半導体基板１のｎ＋型拡散！！２を
含む全面に８ ！ ０２１１１３を堆積し、該拡散層２
に対応するＳ ｉ ０２膜３２部分を選択的にエラチン
除去してコンタクトホール４を開孔した後、全面にへ２
膜を堆積し、バターニングして形成したへ２配線５を前
記拡散層２とコンタクトホール４を通して電気的に接続
していた。
しかしながら、ＬＳＩの高集積化により素子が微細化さ
れ、これに伴ってコンタクトホールが開口寸法が小さく
なると、配線と拡散層とのコンタクト抵抗が増大すると
いう問題が生じる。これを第１２図（Ａ）、（Ｂ）を参
照して説明る。コンタクトホール４の寸法が同図（Ａ）
に示すよに大きい場合には、Ａｕ配線５と拡散層２との
接触面積が大きく、電流６が該広い接触面積を通して拡
散層２側に流れ、コンタクト抵抗を充分に低くできる。
れ、これに伴ってコンタクトホールが開口寸法が小さく
なると、配線と拡散層とのコンタクト抵抗が増大すると
いう問題が生じる。これを第１２図（Ａ）、（Ｂ）を参
照して説明る。コンタクトホール４の寸法が同図（Ａ）
に示すよに大きい場合には、Ａｕ配線５と拡散層２との
接触面積が大きく、電流６が該広い接触面積を通して拡
散層２側に流れ、コンタクト抵抗を充分に低くできる。
これに対し、同図（Ｂ）に示すようにコンタクトホール
４の寸法が小さい場合には、配線５と拡散層２との接触
面積が小さくなり、この部分に電流６が集中してコンタ
クト抵抗が高くなる。
４の寸法が小さい場合には、配線５と拡散層２との接触
面積が小さくなり、この部分に電流６が集中してコンタ
クト抵抗が高くなる。
かかる傾向は、半導体技術の向上によるＬＳＩの高集積
化が進むに伴って一層顕著となる。
化が進むに伴って一層顕著となる。
本発明は、コンタクトホールの微細化によるコンタクト
抵抗の増大を改善した半導体装置を提供しようとするも
のである。
抵抗の増大を改善した半導体装置を提供しようとするも
のである。
本発明は、半導体基板と配線とをコンタクトホールを通
して接続する構造の半導体装置において、前記コンタク
トホール下の基板の一部又は全部に穴を穿設し、前記配
線を該穴の底面及び側面で基板と電気的に接触させたこ
とを特徴とするものである。かかる本発明によれば、コ
ンタクトホールしたの基板表面に穴を穿設することによ
って、コンタクトホールが微細化されても基板に対する
配線の接触面積が増大してコンタクト抵抗を著しく低減
できる。
して接続する構造の半導体装置において、前記コンタク
トホール下の基板の一部又は全部に穴を穿設し、前記配
線を該穴の底面及び側面で基板と電気的に接触させたこ
とを特徴とするものである。かかる本発明によれば、コ
ンタクトホールしたの基板表面に穴を穿設することによ
って、コンタクトホールが微細化されても基板に対する
配線の接触面積が増大してコンタクト抵抗を著しく低減
できる。
上記穴の深さは、開口寸法（又は開口面積）と目的とす
るコンタクト抵抗とにより決定される。
るコンタクト抵抗とにより決定される。
即ち、Ａｆｉ配線におけるコンタクト面積とコンタクト
抵抗との関係は第４図に示す特性線Ａの如くコンタクト
面積の微細化に伴ってコンタク抵抗も略直線的に増加す
る。ところで、砒素を拡散源として形成したｎ＋型抵拡
散層シート抵抗は５０〜１００Ω／口であることから、
回路特性上コンタク抵抗（ρ。）を５０Ω以下にするこ
とが望ましい。こで、コンタクトホール下の半導体基板
に穿設する穴の開口形状を正方形とし、その開口面積を
Ｓ、−辺の長さを２、深さをｄとすると、コンタクト抵
抗（ρ０ ）を５０Ω保持するには、前述した第４図の
特性線Ａより次式のようになる。
抵抗との関係は第４図に示す特性線Ａの如くコンタクト
面積の微細化に伴ってコンタク抵抗も略直線的に増加す
る。ところで、砒素を拡散源として形成したｎ＋型抵拡
散層シート抵抗は５０〜１００Ω／口であることから、
回路特性上コンタク抵抗（ρ。）を５０Ω以下にするこ
とが望ましい。こで、コンタクトホール下の半導体基板
に穿設する穴の開口形状を正方形とし、その開口面積を
Ｓ、−辺の長さを２、深さをｄとすると、コンタクト抵
抗（ρ０ ）を５０Ω保持するには、前述した第４図の
特性線Ａより次式のようになる。
ρ。−９０／５−９０／ （４りｄ＋、９２）・・・（
１） 、−、ｄ −（９０，／ （４ρｃｆｆ））ｆｆ／４・
・・（２） 上記（２）式にρｃ−５０を代入すると、ｄは次式（３
）で表わされる。
１） 、−、ｄ −（９０，／ （４ρｃｆｆ））ｆｆ／４・
・・（２） 上記（２）式にρｃ−５０を代入すると、ｄは次式（３
）で表わされる。
ｄ−（０，４５／Ｒ）−Ｑ／４ ・・・（３）従って
、上記（３）式よりコンタクト抵抗を５０Ωに設定する
ための穴の一辺の長さく２）を１．３μｍから順次小さ
くしていくと、その長さｉ）に対する深さくｄ）は下記
表のようになる。
、上記（３）式よりコンタクト抵抗を５０Ωに設定する
ための穴の一辺の長さく２）を１．３μｍから順次小さ
くしていくと、その長さｉ）に対する深さくｄ）は下記
表のようになる。
表
上表よりコンタクトホールの一辺が１．４μｍ以下、開
口面積で１．６９μｍ２以下において、該コンタクトホ
ールしたの半導体基板表面に穴を穿設することが、コン
タクト抵抗を５ｏΩ以下に設定できる効果的な手段であ
ることがわかる。また、咳穴の一辺を１μｍ以下（開口
面積Ｓで１μｍ２以下）にした場合、その深さを開口径
の１／４（又は７Ｓ／４）以上にすれば充分なコンタク
ト抵抗の低減を達成できる。穴の深さは、深い程コンタ
クト抵抗を低減できるが、あまり深い穴は製造コストが
高くなるため、穴の深さは開口径の１／４〜３倍程度が
適当である。
口面積で１．６９μｍ２以下において、該コンタクトホ
ールしたの半導体基板表面に穴を穿設することが、コン
タクト抵抗を５ｏΩ以下に設定できる効果的な手段であ
ることがわかる。また、咳穴の一辺を１μｍ以下（開口
面積Ｓで１μｍ２以下）にした場合、その深さを開口径
の１／４（又は７Ｓ／４）以上にすれば充分なコンタク
ト抵抗の低減を達成できる。穴の深さは、深い程コンタ
クト抵抗を低減できるが、あまり深い穴は製造コストが
高くなるため、穴の深さは開口径の１／４〜３倍程度が
適当である。
なお、Ａ（１−８ｉ合金の配線を用いた場合は、第４図
の特性線Ｂに示すようにコンタクト寸法が１．２μｍ２
を境にＡ２配線の場合より顕著に増大する。これはＡｕ
−３ｉ合金中の３ｉが配線と基板との界面に析出するた
めである。但し、Ａｆｆｉ配線を用いた場合、Ａ℃の拡
散層に対する突抜けを起こすので、穴の内面に少なくと
もＷやＴｉ等の高融点金属のバリア層を設けることが望
ましい。
の特性線Ｂに示すようにコンタクト寸法が１．２μｍ２
を境にＡ２配線の場合より顕著に増大する。これはＡｕ
−３ｉ合金中の３ｉが配線と基板との界面に析出するた
めである。但し、Ａｆｆｉ配線を用いた場合、Ａ℃の拡
散層に対する突抜けを起こすので、穴の内面に少なくと
もＷやＴｉ等の高融点金属のバリア層を設けることが望
ましい。
高融点金属からなるバリア層の拡散層に対するコンタク
ト抵抗は、前述した第４図の特性線Ａに示すＡ２配線と
略同様となる。
ト抵抗は、前述した第４図の特性線Ａに示すＡ２配線と
略同様となる。
以下、本発明の実施例を第１図（ａ）〜（Ｃ）を参照し
て詳細に説明する。
て詳細に説明する。
まず、ｐ型シリコン基板１１の表面にｎ型不純物、例え
ば砒素を選択的にドーピングして拡散深さ０．６μｍの
ｎ＋型抵拡散層１２形成した。つづいて、全面にＣＶＤ
法により厚さ７０００人の３ｉ０２膜１３を堆積した後
、前記ｎ＋型型数散層２の一部に対応するＳｉＯ２膜１
３に反応性イオンエツチングを用いたフォトエツチング
技術により選択的に除去して例えば１μｍ角のコンタク
トホール１４を開孔した（第１図（ａ）図示）。
ば砒素を選択的にドーピングして拡散深さ０．６μｍの
ｎ＋型抵拡散層１２形成した。つづいて、全面にＣＶＤ
法により厚さ７０００人の３ｉ０２膜１３を堆積した後
、前記ｎ＋型型数散層２の一部に対応するＳｉＯ２膜１
３に反応性イオンエツチングを用いたフォトエツチング
技術により選択的に除去して例えば１μｍ角のコンタク
トホール１４を開孔した（第１図（ａ）図示）。
次いで、ＳｉＯ２膜１３をマスクとして反応性イオンエ
ツチングによりコンタクトホール１４から露出する基板
表面を除去して深さ０．３μｍの穴１５を形成した（同
図（ｂ）図示）。つづいて、全面にスパッタリング法等
により厚さ１μｍのＡｇｌ！を堆積し、これをパターニ
ングして前記コンタクトホール１４下の穴１５の底面及
び内側面を介してｎ＋型拡！！！！！１２と接続するＡ
ｆｌ配線１６を形成したく同図（Ｃ）図示）。
ツチングによりコンタクトホール１４から露出する基板
表面を除去して深さ０．３μｍの穴１５を形成した（同
図（ｂ）図示）。つづいて、全面にスパッタリング法等
により厚さ１μｍのＡｇｌ！を堆積し、これをパターニ
ングして前記コンタクトホール１４下の穴１５の底面及
び内側面を介してｎ＋型拡！！！！！１２と接続するＡ
ｆｌ配線１６を形成したく同図（Ｃ）図示）。
しかして、本発明の半導体装置はＡ２配線１６がコンタ
クトホール１４下に穿設した穴１５の内面を介してｎ＋
型拡散瘤１２に接続されている。
クトホール１４下に穿設した穴１５の内面を介してｎ＋
型拡散瘤１２に接続されている。
つまり、本発明の半導体装置におけるコンタクト面積は
、従来構造のコンタクト面積に比べて穴１５の内側面に
相当する分だけ増加できる。その結果、第２図に示すよ
うにコンタクトホール１４の開口面積が１μｍ２と微細
でも、電流１７はＡ２配ｍ１６から穴１５の内側面及び
底面の広い接触面積を通してｎ＋型型数散層１２側流れ
、コンタクト抵抗を充分に低（できる。じじつ、本実施
例のにおけるコンタクトホール１４の寸法、穴１５の深
さ等のパラメータでコンタクト抵抗を５０Ω以下にでき
た。
、従来構造のコンタクト面積に比べて穴１５の内側面に
相当する分だけ増加できる。その結果、第２図に示すよ
うにコンタクトホール１４の開口面積が１μｍ２と微細
でも、電流１７はＡ２配ｍ１６から穴１５の内側面及び
底面の広い接触面積を通してｎ＋型型数散層１２側流れ
、コンタクト抵抗を充分に低（できる。じじつ、本実施
例のにおけるコンタクトホール１４の寸法、穴１５の深
さ等のパラメータでコンタクト抵抗を５０Ω以下にでき
た。
なお、本発明の半導体装置は前述した第１図（Ｃ）に示
す構造のもの限定されず、以下に説明する第３図〜第７
図に示す構造にしてもよい。
す構造のもの限定されず、以下に説明する第３図〜第７
図に示す構造にしてもよい。
即ち、第３図に示す半導体装置はコンタクトホール１４
から露出するシリコン基板１１のｎ＋型拡散府１２に該
拡散層１２と基板１１の界面付近に至る深い穴１５を設
け、かつ該穴１５を通してｎ型不純物、例えば砒素やリ
ンを拡散して穴１５の周囲に前記拡散層１２より高ａ度
のｎ＋型抵拡散層１８設けたものである。かかる構造に
よれば、穴１５の深さを深くした分、へ２配線（図示せ
ず）とのコンタクト抵抗を低減でき、しかもへβ配線が
接触する穴１５内面に高濃度の拡散層１８を形成するこ
とにより、より一部コンタクト抵抗を低減できる。
から露出するシリコン基板１１のｎ＋型拡散府１２に該
拡散層１２と基板１１の界面付近に至る深い穴１５を設
け、かつ該穴１５を通してｎ型不純物、例えば砒素やリ
ンを拡散して穴１５の周囲に前記拡散層１２より高ａ度
のｎ＋型抵拡散層１８設けたものである。かかる構造に
よれば、穴１５の深さを深くした分、へ２配線（図示せ
ず）とのコンタクト抵抗を低減でき、しかもへβ配線が
接触する穴１５内面に高濃度の拡散層１８を形成するこ
とにより、より一部コンタクト抵抗を低減できる。
第４図に示す半導体装置は、コンタクトホール１４から
露出するシリコン基板１］のｎ＋型抵拡散層１２ら基板
１１に至る深い穴１５を設け、がつ該穴１５を通してｎ
型不純物、例えば砒素やリンを拡散して穴１５の周囲の
拡散層１２及び基板１１に該拡散層１２より高濃度のｎ
＋型抵拡散層１８設けたものである。かかる構造によれ
ば、第３図に示す半導体装置より穴１５の深さを深くし
たため、Ａ２配線（図示せず）により拡散層１２と基板
１１とが短絡することなく、コンタクト抵抗をより一層
低減できる。
露出するシリコン基板１］のｎ＋型抵拡散層１２ら基板
１１に至る深い穴１５を設け、がつ該穴１５を通してｎ
型不純物、例えば砒素やリンを拡散して穴１５の周囲の
拡散層１２及び基板１１に該拡散層１２より高濃度のｎ
＋型抵拡散層１８設けたものである。かかる構造によれ
ば、第３図に示す半導体装置より穴１５の深さを深くし
たため、Ａ２配線（図示せず）により拡散層１２と基板
１１とが短絡することなく、コンタクト抵抗をより一層
低減できる。
第５図の半導体装置は、コンタクトホール１４から露出
するｎ＋型抵拡散層１２一部、つまりコンタク１−ホー
ル１４の寸法より小さい穴１５を開口したものである。
するｎ＋型抵拡散層１２一部、つまりコンタク１−ホー
ル１４の寸法より小さい穴１５を開口したものである。
第６図の半導体装置は、コンタクトホール１４から霧出
するｎ＋型拡散層１２部分より広い面積、つまりコンタ
クトホール１４から露出する拡散層１２をオーバエツチ
ングしてその寸法より大きい穴１５を開口したものであ
る。
するｎ＋型拡散層１２部分より広い面積、つまりコンタ
クトホール１４から露出する拡散層１２をオーバエツチ
ングしてその寸法より大きい穴１５を開口したものであ
る。
第７図の半導体装置は、コンタクトホール１４から露出
するｎ＋型拡散！１１２？！数の穴１５ｔ、１５２を開
口したものである。こうした第７図図示の構造によれば
、穴の深さが同一のものに比べて実効的に穴内面の面積
を大きくできるため、ＡＮ配線とのコンタクト抵抗をよ
り低減できる。
するｎ＋型拡散！１１２？！数の穴１５ｔ、１５２を開
口したものである。こうした第７図図示の構造によれば
、穴の深さが同一のものに比べて実効的に穴内面の面積
を大きくできるため、ＡＮ配線とのコンタクト抵抗をよ
り低減できる。
上記実施例の第１図（Ｃ）に示すように穴１５が深い時
などの場合には、フンタクトホール１４に対応づるＡ２
配線１６部分によみが形成されたり、Ａｌ１が充分にフ
ンタフ１〜ホール１４内面に蒸着されないこともある。
などの場合には、フンタクトホール１４に対応づるＡ２
配線１６部分によみが形成されたり、Ａｌ１が充分にフ
ンタフ１〜ホール１４内面に蒸着されないこともある。
このような場合には、第９図に示すようにスパッタリン
グ法や選択エピタキシャル法等により穴１５及びコンタ
クトホール１４内に予め金属（配線材料と異なる）１９
を埋込み、その後配線１６を形成してもよい。また、Ａ
ｆｆｉｘの蒸着条件を等を選択することにより一度のＡ
Ｒ，の堆積、バターニングによって第１０図に示すよ
うにコンタクトホール１４に対応する部分に窪みのない
配線１６を形成するようにしてもよい。
グ法や選択エピタキシャル法等により穴１５及びコンタ
クトホール１４内に予め金属（配線材料と異なる）１９
を埋込み、その後配線１６を形成してもよい。また、Ａ
ｆｆｉｘの蒸着条件を等を選択することにより一度のＡ
Ｒ，の堆積、バターニングによって第１０図に示すよ
うにコンタクトホール１４に対応する部分に窪みのない
配線１６を形成するようにしてもよい。
上記実施例では、ｐ型シリコン基板表面に形成したｎ＋
型型数散層の穴の開孔について説明したが、ｐ型シリコ
ン基板そのものにコンタクトホールを通して穴を開孔し
、基板とＡρ配線とを接続するようにしてもよく、ｐ型
シリコン基板表面に同導電型のｐ＋型拡ｌｌ！２層を形
成し、このｐ＋型抵拡散層コンタクトホールを通して穴
を開孔してもよい。
型型数散層の穴の開孔について説明したが、ｐ型シリコ
ン基板そのものにコンタクトホールを通して穴を開孔し
、基板とＡρ配線とを接続するようにしてもよく、ｐ型
シリコン基板表面に同導電型のｐ＋型拡ｌｌ！２層を形
成し、このｐ＋型抵拡散層コンタクトホールを通して穴
を開孔してもよい。
上記実施例では、コンタクトホールの開口形状を主とし
て正方形としたが、これにんていされず、長方形、円形
等任意の形状にしてもよい。
て正方形としたが、これにんていされず、長方形、円形
等任意の形状にしてもよい。
（発明の効果）
以上詳述した如く、本発明によればコンタクトホールの
微細化によるコンタクト抵抗の増大を改善でき、ひいて
は高集積度の超ＬＳＩへの適用が可能で、高速動作を達
成し得る半導体装置を提供できる。
微細化によるコンタクト抵抗の増大を改善でき、ひいて
は高集積度の超ＬＳＩへの適用が可能で、高速動作を達
成し得る半導体装置を提供できる。
第１図（ａ）〜（Ｃ）は本発明の実施例における半導体
装置の製造工程を示す断面図、第２図は第１図（Ｃ）の
半導体装置の作用を説明するための断面図、第３図〜第
７図、第９図、第１０図は夫々本発明の他の実施例を示
す半導体装置の除重図、第８図はコンタクトホールの面
積とコンタクト抵抗どの関係を示す特性図、第１１図は
従来の半導体装置を示す断面図、第１２図（Ａ）、（Ｂ
）は従来の問題点を説明するための断面図である。 １１・・・ｐ型シリコン基板、１２．１８・・・ｎ＋型
拡散否、１３・・・５１０２膜、１４・・・コンタクト
ホール、１５．１５１．１５２・・・穴、１６・・・へ
２配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 ′Ｉｓ５図 第６図 第７図 手続補正書 昭和 ６−・１・４６日 持１；１庁長官 宇 賀 道 部 殿１、事
件の表示 特願昭６０−２１４５０３号 ２、発明の名称 半導体装置 ３、を山王をする渚 °１「件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ５ 自発補正 ７補正の内容 （１） 明細書中温３頁１５行目において、「説明る
。」とあるを「説明する。」と訂正する。 （２） 明細書中温５頁１０行目において、「こで」
とあるを「ここで」と訂正する。 （３）明細書中温６頁下から９行目において、「１．４
μｍ」とあるを「１．３μｍ」と訂正する０
装置の製造工程を示す断面図、第２図は第１図（Ｃ）の
半導体装置の作用を説明するための断面図、第３図〜第
７図、第９図、第１０図は夫々本発明の他の実施例を示
す半導体装置の除重図、第８図はコンタクトホールの面
積とコンタクト抵抗どの関係を示す特性図、第１１図は
従来の半導体装置を示す断面図、第１２図（Ａ）、（Ｂ
）は従来の問題点を説明するための断面図である。 １１・・・ｐ型シリコン基板、１２．１８・・・ｎ＋型
拡散否、１３・・・５１０２膜、１４・・・コンタクト
ホール、１５．１５１．１５２・・・穴、１６・・・へ
２配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 ′Ｉｓ５図 第６図 第７図 手続補正書 昭和 ６−・１・４６日 持１；１庁長官 宇 賀 道 部 殿１、事
件の表示 特願昭６０−２１４５０３号 ２、発明の名称 半導体装置 ３、を山王をする渚 °１「件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ５ 自発補正 ７補正の内容 （１） 明細書中温３頁１５行目において、「説明る
。」とあるを「説明する。」と訂正する。 （２） 明細書中温５頁１０行目において、「こで」
とあるを「ここで」と訂正する。 （３）明細書中温６頁下から９行目において、「１．４
μｍ」とあるを「１．３μｍ」と訂正する０
Claims (9)
- （１）、半導体基板と配線とをコンタクトホールを通し
て接続する構造の半導体装置において、前記コンタクト
ホール下の基板の一部又は全部に穴を穿設し、前記配線
を該穴の底面及び側面で基板と電気的に接触させたこと
を特徴とする半導体装置。 - （２）、穴が１．３μｍ角以下又は開口面積で１．６９
μｍ＾２以下であることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - （３）、穴が１μｍ角以下であり、該穴の深さが穴径の
１／４以上であることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - （４）、穴が開口面積Ｓで１μｍ＾２以下であり、該穴
の深さが√Ｓ／４以上であることを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （５）、穴が凹凸形状をなすことを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （６）、穴の周囲の半導体基板部分には、該基板表面に
形成された不純物拡散層と繋がる不純物拡散層が設けら
れていることを特徴とする特許請求の範囲第１項記載の
半導体装置。 - （７）、穴下又は穴の周辺に位置する不純物拡散層の濃
度が半導体基板表面の不純物拡散層の濃度より高いこと
を特徴とする特許請求の範囲第６項記載の半導体装置。 - （８）、配線がＡｌからなることを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （９）、Ａｌからなる配線が少なくとも穴内面に形成し
た高融点金属のバリア層を介して半導体基板と接続して
いることを特徴とする特許請求の範囲第７項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21450385A JPS6276548A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21450385A JPS6276548A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276548A true JPS6276548A (ja) | 1987-04-08 |
Family
ID=16656791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21450385A Pending JPS6276548A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276548A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203523A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH03217017A (ja) * | 1990-01-23 | 1991-09-24 | Takehide Shirato | 半導体装置 |
| JP2005183547A (ja) * | 2003-12-17 | 2005-07-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101968A (ja) * | 1983-11-07 | 1985-06-06 | Seiko Epson Corp | 半導体装置 |
| JPS60187060A (ja) * | 1984-03-06 | 1985-09-24 | Seiko Epson Corp | 半導体装置 |
-
1985
- 1985-09-30 JP JP21450385A patent/JPS6276548A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101968A (ja) * | 1983-11-07 | 1985-06-06 | Seiko Epson Corp | 半導体装置 |
| JPS60187060A (ja) * | 1984-03-06 | 1985-09-24 | Seiko Epson Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203523A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH03217017A (ja) * | 1990-01-23 | 1991-09-24 | Takehide Shirato | 半導体装置 |
| JP2005183547A (ja) * | 2003-12-17 | 2005-07-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
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