JPH022662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH022662A JPH022662A JP14899188A JP14899188A JPH022662A JP H022662 A JPH022662 A JP H022662A JP 14899188 A JP14899188 A JP 14899188A JP 14899188 A JP14899188 A JP 14899188A JP H022662 A JPH022662 A JP H022662A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体基板上に形成された配線導体の一部を
回路中の抵抗として用いる半導体装１の製造方法に関す
る。
回路中の抵抗として用いる半導体装１の製造方法に関す
る。
半導体装置、特に半導体集積回路においては半導体基板
の電極に接続して回路を構成する配線の一部を高抵抗と
して抵抗として利用することは装置の小型化の上で有利
である。最近の半導体集積回路の製造方法においては、
多結晶シリコンを堆積してエツチングでパターニングし
、りんのような不純物を導入して導体化した配線が多く
用いられている。このような配線ではパターニング後高
抵抗とすべき部分をシリコン酸化膜でカバーし、上部か
ら不純物を熱拡散させてカバーされない部分を低抵抗す
れば、高抵抗部は容易に形成できる。
の電極に接続して回路を構成する配線の一部を高抵抗と
して抵抗として利用することは装置の小型化の上で有利
である。最近の半導体集積回路の製造方法においては、
多結晶シリコンを堆積してエツチングでパターニングし
、りんのような不純物を導入して導体化した配線が多く
用いられている。このような配線ではパターニング後高
抵抗とすべき部分をシリコン酸化膜でカバーし、上部か
ら不純物を熱拡散させてカバーされない部分を低抵抗す
れば、高抵抗部は容易に形成できる。
上述のような製造方法では、配線抵抗を下げるために拡
散温度を上げると多結晶シリコン中の高抵抗部に不純物
が拡散していき、高抵抗部の寸法を精度よく形成できな
い、また、高抵抗部上のカバーとしてのシリコン酸化膜
などの膜厚のばらつきより不純物がシリコン酸化膜を抜
けて高抵抗部にも拡散していき、高抵抗部の抵抗値も精
度よく形成できない。
散温度を上げると多結晶シリコン中の高抵抗部に不純物
が拡散していき、高抵抗部の寸法を精度よく形成できな
い、また、高抵抗部上のカバーとしてのシリコン酸化膜
などの膜厚のばらつきより不純物がシリコン酸化膜を抜
けて高抵抗部にも拡散していき、高抵抗部の抵抗値も精
度よく形成できない。
本発明の課題は、上述の問題点を解決し、配線導体の一
部に高抵抗部を精度よ（形成する半導体装置の製造方法
を提供することにある。
部に高抵抗部を精度よ（形成する半導体装置の製造方法
を提供することにある。
Ｃ１１ｌ！題を解決するための手段〕
上述の課題の解決のために、本発明は、半導体基板上の
配線導体の一部を回路中の高砥抗として用いる半導体装
置の製造の際に、半導体基板上に被着した導体膜よりの
パターニングにより所定の幅の低抵抗配線を形成後、そ
の配線の所定の部分のみを線幅方向にエツチングして幅
を狭くし、所定の抵抗値を存する高抵抗部とするものと
する。
配線導体の一部を回路中の高砥抗として用いる半導体装
置の製造の際に、半導体基板上に被着した導体膜よりの
パターニングにより所定の幅の低抵抗配線を形成後、そ
の配線の所定の部分のみを線幅方向にエツチングして幅
を狭くし、所定の抵抗値を存する高抵抗部とするものと
する。
導体膜のパターニングにより所定の幅の配線を形成後、
エツチングにより一部の幅を狭くして高抵抗化するので
、エツチングを適正に行えば所定の幅で所定の長さの高
抵抗部、すなわち所定の抵抗値をもつ高抵抗部を容易に
得ることができる。
エツチングにより一部の幅を狭くして高抵抗化するので
、エツチングを適正に行えば所定の幅で所定の長さの高
抵抗部、すなわち所定の抵抗値をもつ高抵抗部を容易に
得ることができる。
第１図ｔａｌ〜（「）は、本発明の一実施例を工程順に
図示したもので、第１図＋ａ１．（ｂ）および（ｅ）は
断面図、第１図（Ｃ）、ｆｇｌおよび（ｆ）は平面図、
第１図ｆｄｌは（Ｃ１のＡ−Ａ線に沿っての断面図であ
る。最初にシリコン基板１の上の酸化膜２の上に不純物
を添加した低抵抗の多結晶シリコンを堆積するか、ある
いは堆積後全面に不純物導入して導体膜３０を形成し、
その上に塗布したレジスト膜をパターニングして配線の
幅ｄのレジストマスクを形成する （図ａ）。
図示したもので、第１図＋ａ１．（ｂ）および（ｅ）は
断面図、第１図（Ｃ）、ｆｇｌおよび（ｆ）は平面図、
第１図ｆｄｌは（Ｃ１のＡ−Ａ線に沿っての断面図であ
る。最初にシリコン基板１の上の酸化膜２の上に不純物
を添加した低抵抗の多結晶シリコンを堆積するか、ある
いは堆積後全面に不純物導入して導体膜３０を形成し、
その上に塗布したレジスト膜をパターニングして配線の
幅ｄのレジストマスクを形成する （図ａ）。
このようにマスク４を設けた導体膜３０を反応性イオン
エツチングのような異方性エツチングを行うと、レジス
トマスク４と同一の幅の良導体配線３が得られる （図
ｂ）０次に、レジストマスクの４はそのまま残し、高抵
抗化する部分だけ開口するようにレジスト膜５を塗る
（図ｃ）、このとき断面図ｄが示すように、配線３とレ
ジスト膜５の間には空隙６が存在する０次いで、図ｃ＋
ｄの状態でプラズマエツチングなどの等方性エツチング
を行うとレジストマスク５で覆われない部分の配線３は
、マスク５との空隙６から線幅方向にエツチングされ、
線幅はｄｏまで狭くなる （図ｅ、ｆ、ｇ）。線幅ｄ°
は、エツチング時間を制御することにより容易に所定の
幅にすることができる。また、線幅ｄ゛の部分７の長さ
ｌはレジストマスク５の開口部の寸法で決まるので、部
分７は精度のよい抵抗値をもつ高抵抗部となる。
エツチングのような異方性エツチングを行うと、レジス
トマスク４と同一の幅の良導体配線３が得られる （図
ｂ）０次に、レジストマスクの４はそのまま残し、高抵
抗化する部分だけ開口するようにレジスト膜５を塗る
（図ｃ）、このとき断面図ｄが示すように、配線３とレ
ジスト膜５の間には空隙６が存在する０次いで、図ｃ＋
ｄの状態でプラズマエツチングなどの等方性エツチング
を行うとレジストマスク５で覆われない部分の配線３は
、マスク５との空隙６から線幅方向にエツチングされ、
線幅はｄｏまで狭くなる （図ｅ、ｆ、ｇ）。線幅ｄ°
は、エツチング時間を制御することにより容易に所定の
幅にすることができる。また、線幅ｄ゛の部分７の長さ
ｌはレジストマスク５の開口部の寸法で決まるので、部
分７は精度のよい抵抗値をもつ高抵抗部となる。
上の実施例では、配線導体として多結晶シリコンを用い
たが、本発明によれば不純物導入過程が必ずしも必要で
ないので、アルミニウム、アルミニウム合金１高融点金
属、珪化物など各種の４電材料を代わりに用いることが
できる。
たが、本発明によれば不純物導入過程が必ずしも必要で
ないので、アルミニウム、アルミニウム合金１高融点金
属、珪化物など各種の４電材料を代わりに用いることが
できる。
本発明によれば、配線の一部を高抵抗化するのに配線を
高抵抗材料により形成したのち、高抵抗部を残して良導
体する従来の方法でなく、良導体の配線の一部の幅を狭
くすることにより高抵抗化することにより、幅狭部の長
さと幅によって抵抗値をもつ高抵抗部を精度よく形成す
ることが可能になる。
高抵抗材料により形成したのち、高抵抗部を残して良導
体する従来の方法でなく、良導体の配線の一部の幅を狭
くすることにより高抵抗化することにより、幅狭部の長
さと幅によって抵抗値をもつ高抵抗部を精度よく形成す
ることが可能になる。
第】図Ｆａｌ〜（幻は本発明の一実施例の工程を順次示
ず図で、（ｃｌ、 （ｆｌは平面図、（ａｌ、 （ｂｌ
、 （ｄｌおよび（ｅ）は図（ｃｌ、 ｆｆｌのＡ−Ａ
線に沿っての断面図、（幻は配線の高抵抗部の平面図で
ある。 １：ノリコン基板、３：配線、３０：導体膜、４５ニレ
ジストａ、６：空隙、７：高抵抗部。 代ｊ！人り埋土 山 口 巌 （ｂ） （Ｅ’） （Ｃ） （↑） 第１図 （Ｃ１）
ず図で、（ｃｌ、 （ｆｌは平面図、（ａｌ、 （ｂｌ
、 （ｄｌおよび（ｅ）は図（ｃｌ、 ｆｆｌのＡ−Ａ
線に沿っての断面図、（幻は配線の高抵抗部の平面図で
ある。 １：ノリコン基板、３：配線、３０：導体膜、４５ニレ
ジストａ、６：空隙、７：高抵抗部。 代ｊ！人り埋土 山 口 巌 （ｂ） （Ｅ’） （Ｃ） （↑） 第１図 （Ｃ１）
Claims (1)
- １）半導体基板上の配線導体の一部を回路中の高抵抗部
として用いる半導体装置の製造の際に、半導体基板上に
被着した導体膜のパターニングにより所定の幅の低抵抗
配線を形成後、その配線の所定の部分のみ線幅方向にエ
ッチングして幅を狭くし、所定の抵抗値を有する高抵抗
部とすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14899188A JPH022662A (ja) | 1988-06-16 | 1988-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14899188A JPH022662A (ja) | 1988-06-16 | 1988-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022662A true JPH022662A (ja) | 1990-01-08 |
Family
ID=15465256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14899188A Pending JPH022662A (ja) | 1988-06-16 | 1988-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9012976B2 (en) | 2012-07-27 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1988
- 1988-06-16 JP JP14899188A patent/JPH022662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9012976B2 (en) | 2012-07-27 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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