JPS6274132A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6274132A JPS6274132A JP60215328A JP21532885A JPS6274132A JP S6274132 A JPS6274132 A JP S6274132A JP 60215328 A JP60215328 A JP 60215328A JP 21532885 A JP21532885 A JP 21532885A JP S6274132 A JPS6274132 A JP S6274132A
- Authority
- JP
- Japan
- Prior art keywords
- register
- circuit
- data
- error
- detected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機等のディジタル情報処理装置内で使
用される論理回路に関する。
用される論理回路に関する。
を格納するレジスタにおいて誤りが検出された場合、こ
の誤りが検出されたことを報告するとともに論理回路に
使用されている格納レジスタの更新抑止を行なう。しか
し、この更新抑止は即時に行なわれないで誤り検出時の
データ等は、次段のレジスタ以降に保持されるような回
路構成となっている０ 〔発明が解決しようとする問題点〕 前述した従来の回路構成では、誤シが検出されたレジス
タ以外に、次段以降にすべりバッファ用としてのレジス
タが必要であシ、回路構成が大きくなるという問題点が
ある。また、即時にレジスタの更新抑止が行なわれない
ので、障害情報としてのデータ等が残らない場合がある
１箇等の問題点がある。
の誤りが検出されたことを報告するとともに論理回路に
使用されている格納レジスタの更新抑止を行なう。しか
し、この更新抑止は即時に行なわれないで誤り検出時の
データ等は、次段のレジスタ以降に保持されるような回
路構成となっている０ 〔発明が解決しようとする問題点〕 前述した従来の回路構成では、誤シが検出されたレジス
タ以外に、次段以降にすべりバッファ用としてのレジス
タが必要であシ、回路構成が大きくなるという問題点が
ある。また、即時にレジスタの更新抑止が行なわれない
ので、障害情報としてのデータ等が残らない場合がある
１箇等の問題点がある。
本発明の論理回路は、データ等を格納するレジスタと、
このレジスタに入力されたデータ等の誤りを検出する誤
り検出回路と、レジスタの更新指示回路と、この更新指
示回路から出された更新指示を即時に抑止するレジスタ
更新抑止回路と金有している。
このレジスタに入力されたデータ等の誤りを検出する誤
り検出回路と、レジスタの更新指示回路と、この更新指
示回路から出された更新指示を即時に抑止するレジスタ
更新抑止回路と金有している。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、１はデータ格納レジスタ、２はデータ
誤り検出回路、３はレジスタ更新指示回路、４はレジス
タ更新抑止用アンド回路である。第１図において、デー
タ格納レジスタ１は入力データを格納するものであり、
データ誤り検出回路２はデータ格納レジスタ１に格納さ
れたデータの誤りを検出するものである。レジスタ更新
指示回路３はレジスタ格納指示信号線５およびレジスタ
更新許可信号線７を介してデータ格納レジスタ１への入
力データのレジスタ格納指示信号を送出する。
誤り検出回路、３はレジスタ更新指示回路、４はレジス
タ更新抑止用アンド回路である。第１図において、デー
タ格納レジスタ１は入力データを格納するものであり、
データ誤り検出回路２はデータ格納レジスタ１に格納さ
れたデータの誤りを検出するものである。レジスタ更新
指示回路３はレジスタ格納指示信号線５およびレジスタ
更新許可信号線７を介してデータ格納レジスタ１への入
力データのレジスタ格納指示信号を送出する。
レジスタ更新抑止用アンド回路４はデータ誤り検出回路
２によって誤りが検出された場合、レジスタ更新抑止信
号線６を介してデータ誤り検出回路２から送出されるレ
ジスタ更新抑止Ｇｆ号によってゲートを閉じ、即時にレ
ジスタ格納指示信号全無効にする。
２によって誤りが検出された場合、レジスタ更新抑止信
号線６を介してデータ誤り検出回路２から送出されるレ
ジスタ更新抑止Ｇｆ号によってゲートを閉じ、即時にレ
ジスタ格納指示信号全無効にする。
以上のような論理回路を構成するととにより、データ格
納レジスタ１に格納されている誤りのあるデータの保持
を可能にする。
納レジスタ１に格納されている誤りのあるデータの保持
を可能にする。
〔発明の効果〕
以上に説明したように、本発明は入力データ等に誤りが
ある場合、データ等の格納レジスタの史新を即時に抑止
することで、誤りのあるデータ全保持することができ、
障害原因の調査を容易にするという効果がある。
ある場合、データ等の格納レジスタの史新を即時に抑止
することで、誤りのあるデータ全保持することができ、
障害原因の調査を容易にするという効果がある。
第１図は本発明の一実施例のブロック図である。
Claims (1)
- データを格納するレジスタと、前記レジスタに格納され
たデータに誤りがある場合この誤りを検出する検出回路
と、前記検出回路によってデータの誤りが検出された場
合前記レジスタの内容を保持する保持手段とを有するこ
とを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215328A JPS6274132A (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215328A JPS6274132A (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6274132A true JPS6274132A (ja) | 1987-04-04 |
Family
ID=16670474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215328A Pending JPS6274132A (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6274132A (ja) |
-
1985
- 1985-09-27 JP JP60215328A patent/JPS6274132A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0234617B1 (en) | Data processing arrangement containing a memory device equipped with a coincidence circuit which can be switched in an error recognition and a coincidence mode and method therefor | |
| JPS6274132A (ja) | 論理回路 | |
| JPS5840772B2 (ja) | デ−タ比較一致表示方式 | |
| JP2751822B2 (ja) | Ｆｉｆｏメモリ装置のメモリ制御方法 | |
| JPS6391750A (ja) | ブランチアドレストレ−ス装置 | |
| JP2704062B2 (ja) | 情報処理装置 | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JPH01305416A (ja) | データ記憶装置 | |
| JPS60225941A (ja) | マイクロプログラム制御装置 | |
| JPH0348944A (ja) | エラー情報記憶方式 | |
| JPH0258648B2 (ja) | ||
| JPS61228544A (ja) | 書込保護方式 | |
| JPS59144246A (ja) | デ−タ受信制御方式 | |
| JPH02245846A (ja) | メモリプロテクト回路 | |
| JPS62293582A (ja) | メモリ装置 | |
| JPS62184554A (ja) | メモリ保護回路 | |
| JPH03276346A (ja) | メモリカード | |
| JPS603765A (ja) | 状態履歴記憶装置 | |
| JPH0520071A (ja) | レジスタ情報保護回路 | |
| JPS61267141A (ja) | マイクロプログラムのアドレス検出装置 | |
| JPH04218846A (ja) | ストアバッファ | |
| JPH0340116A (ja) | タイマ回路 | |
| JPS6288198A (ja) | 記憶装置 | |
| JPS63124145A (ja) | 情報処理装置 |