JPH0619742A - トレーサ回路 - Google Patents
トレーサ回路Info
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- JPH0619742A JPH0619742A JP4197868A JP19786892A JPH0619742A JP H0619742 A JPH0619742 A JP H0619742A JP 4197868 A JP4197868 A JP 4197868A JP 19786892 A JP19786892 A JP 19786892A JP H0619742 A JPH0619742 A JP H0619742A
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Abstract
(57)【要約】
【目的】 データの解析効率を向上させる。
【構成】 比較回路５はトレースデータ１００と書込み
データレジスタ１の出力データ１０１とを比較し、その
比較結果を示す一致信号１０４をフリップフロップ６と
抑止回路７とに夫々出力する。抑止回路７は比較回路５
の比較結果を示す一致信号１０４と、フリップフロップ
６の出力信号１０５との論理積をとる。抑止回路７は一
致信号１０４と出力信号１０５とがともに“１”のとき
に、抑止信号１０６を“１”とする。アドレスレジスタ
４は抑止回路７からの抑止信号１０６が“１”のとき
に、トレーサメモリ２への書込み読出しアドレス１０３
の更新を抑止する。
データレジスタ１の出力データ１０１とを比較し、その
比較結果を示す一致信号１０４をフリップフロップ６と
抑止回路７とに夫々出力する。抑止回路７は比較回路５
の比較結果を示す一致信号１０４と、フリップフロップ
６の出力信号１０５との論理積をとる。抑止回路７は一
致信号１０４と出力信号１０５とがともに“１”のとき
に、抑止信号１０６を“１”とする。アドレスレジスタ
４は抑止回路７からの抑止信号１０６が“１”のとき
に、トレーサメモリ２への書込み読出しアドレス１０３
の更新を抑止する。
Description
【０００１】
【技術分野】本発明はトレーサ回路に関し、特にトレー
スデータを格納する書込みデータレジスタと、トレーサ
メモリと、トレーサメモリに対して書込み読出しアドレ
スを指示するアドレスレジスタとを備えるトレーサ回路
に関する。
スデータを格納する書込みデータレジスタと、トレーサ
メモリと、トレーサメモリに対して書込み読出しアドレ
スを指示するアドレスレジスタとを備えるトレーサ回路
に関する。
【０００２】
【従来技術】従来、トレーサ回路においては、装置動作
に伴う状態データの履歴をクロック毎にトレーサメモリ
に格納している。
に伴う状態データの履歴をクロック毎にトレーサメモリ
に格納している。
【０００３】このような従来のトレーサ回路では、同一
データが何クロックも連続するような条件が現れた場合
に、トレーサメモリ上に同一データが何度も書込まれ、
トレーサメモリがそのデータで占められてしまい、有効
なデータがとれなくなることがある。この問題を解決す
るために、同一データが連続したときにその同一データ
のトレーサメモリへの書込みを抑止するような方法がと
られている。
データが何クロックも連続するような条件が現れた場合
に、トレーサメモリ上に同一データが何度も書込まれ、
トレーサメモリがそのデータで占められてしまい、有効
なデータがとれなくなることがある。この問題を解決す
るために、同一データが連続したときにその同一データ
のトレーサメモリへの書込みを抑止するような方法がと
られている。
【０００４】しかしながら、トレーサメモリへの書込み
をすべて抑止してしまうと、トレーサメモリのデータの
読出し時に同一データが連続したか、あるいは何回連続
したかを知ることができず、解析効率が悪くなるという
問題がある。
をすべて抑止してしまうと、トレーサメモリのデータの
読出し時に同一データが連続したか、あるいは何回連続
したかを知ることができず、解析効率が悪くなるという
問題がある。
【０００５】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、データの解析効率を向
上させることができるトレーサ回路の提供を目的とす
る。
点を除去すべくなされたもので、データの解析効率を向
上させることができるトレーサ回路の提供を目的とす
る。
【０００６】
【発明の構成】本発明によるトレーサ回路は、トレース
データを格納するトレーサメモリと、前記トレーサメモ
リに書込みアドレスを指示するアドレス指示手段とを有
するトレーサ回路であって、連続して入力されるトレー
スデータが同一か否かを判定する判定手段と、前記判定
手段で同一と連続して判定されたときに前記アドレス指
示手段の更新を抑止する抑止手段とを設けたことを特徴
とする。
データを格納するトレーサメモリと、前記トレーサメモ
リに書込みアドレスを指示するアドレス指示手段とを有
するトレーサ回路であって、連続して入力されるトレー
スデータが同一か否かを判定する判定手段と、前記判定
手段で同一と連続して判定されたときに前記アドレス指
示手段の更新を抑止する抑止手段とを設けたことを特徴
とする。
【０００７】本発明による他のトレーサ回路は、トレー
スデータを格納するトレーサメモリと、前記トレーサメ
モリに書込みアドレスを指示するアドレス指示手段とを
有するトレーサ回路であって、連続して入力されるトレ
ースデータが同一か否かを判定する判定手段と、前記判
定手段で同一と判定されたときに前記アドレス指示手段
の更新を抑止する抑止手段と、前記抑止手段によって前
記アドレス指示手段の更新が抑止された回数を計数する
計数手段と、前記抑止手段によって更新が抑止されたア
ドレス指示手段が指示するアドレスに前記計数手段の計
数値を書込む書込み手段とを設けたことを特徴とする。
スデータを格納するトレーサメモリと、前記トレーサメ
モリに書込みアドレスを指示するアドレス指示手段とを
有するトレーサ回路であって、連続して入力されるトレ
ースデータが同一か否かを判定する判定手段と、前記判
定手段で同一と判定されたときに前記アドレス指示手段
の更新を抑止する抑止手段と、前記抑止手段によって前
記アドレス指示手段の更新が抑止された回数を計数する
計数手段と、前記抑止手段によって更新が抑止されたア
ドレス指示手段が指示するアドレスに前記計数手段の計
数値を書込む書込み手段とを設けたことを特徴とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、書込みデータレジスタ１は
トレースデータ１００を一旦格納し、次のクロックサイ
クルで出力データ１０１をトレーサメモリ２に出力して
書込む。トレーサメモリ２に格納されたデータはトレー
スデータ１０２として出力される。
ック図である。図において、書込みデータレジスタ１は
トレースデータ１００を一旦格納し、次のクロックサイ
クルで出力データ１０１をトレーサメモリ２に出力して
書込む。トレーサメモリ２に格納されたデータはトレー
スデータ１０２として出力される。
【００１０】アドレスレジスタ４はトレーサメモリ２に
対して書込み読出しアドレス１０３を供給する。アドレ
スレジスタ４の書込み読出しアドレス１０３は抑止回路
７からの抑止信号１０６が立っていなければ、クロック
毎に加算器３によって＋１ずつカウントアップされる。
対して書込み読出しアドレス１０３を供給する。アドレ
スレジスタ４の書込み読出しアドレス１０３は抑止回路
７からの抑止信号１０６が立っていなければ、クロック
毎に加算器３によって＋１ずつカウントアップされる。
【００１１】比較回路５はトレースデータ１００と書込
みデータレジスタ１の出力データ１０１とを比較し、そ
の比較結果を示す一致信号１０４をフリップフロップ６
と抑止回路７とに夫々出力する。比較回路５で一致が検
出されて一致信号１０４が立つと、フリップフロップ６
には“１”が格納される。また、比較回路５で不一致が
検出されて一致信号１０４が立たなければ、フリップフ
ロップ６には“０”が格納される。
みデータレジスタ１の出力データ１０１とを比較し、そ
の比較結果を示す一致信号１０４をフリップフロップ６
と抑止回路７とに夫々出力する。比較回路５で一致が検
出されて一致信号１０４が立つと、フリップフロップ６
には“１”が格納される。また、比較回路５で不一致が
検出されて一致信号１０４が立たなければ、フリップフ
ロップ６には“０”が格納される。
【００１２】抑止回路７はアンドゲートからなり、次ク
ロックサイクルにおけるトレースデータ１００と書込み
データレジスタ１の出力データ１０１との比較回路５で
の比較結果を示す一致信号１０４と、フリップフロップ
６の出力信号１０５との論理積をとる。
ロックサイクルにおけるトレースデータ１００と書込み
データレジスタ１の出力データ１０１との比較回路５で
の比較結果を示す一致信号１０４と、フリップフロップ
６の出力信号１０５との論理積をとる。
【００１３】抑止回路７は一致信号１０４と出力信号１
０５とがともに“１”のときに、抑止信号１０６を
“１”とする。また、抑止回路７は一致信号１０４と出
力信号１０５とのうちどちらかの信号、あるいは両方の
信号が“０”のときに抑止信号１０６を“０”とする。
０５とがともに“１”のときに、抑止信号１０６を
“１”とする。また、抑止回路７は一致信号１０４と出
力信号１０５とのうちどちらかの信号、あるいは両方の
信号が“０”のときに抑止信号１０６を“０”とする。
【００１４】アドレスレジスタ４は抑止回路７からの抑
止信号１０６が“１”のときに、トレーサメモリ２への
書込み読出しアドレス１０３の更新を抑止する。すなわ
ち、同一のトレースデータ１００が３回以上連続して入
力されると、アドレスレジスタ４の内容の更新が抑止回
路７からの抑止信号１０６によって抑止される。
止信号１０６が“１”のときに、トレーサメモリ２への
書込み読出しアドレス１０３の更新を抑止する。すなわ
ち、同一のトレースデータ１００が３回以上連続して入
力されると、アドレスレジスタ４の内容の更新が抑止回
路７からの抑止信号１０６によって抑止される。
【００１５】図２は本発明の一実施例の動作を示す図で
ある。図においては、同一データ“Ａ”が３回連続する
場合の同一データ“Ａ”のトレーサメモリ２への格納例
を示している。
ある。図においては、同一データ“Ａ”が３回連続する
場合の同一データ“Ａ”のトレーサメモリ２への格納例
を示している。
【００１６】ここで、アドレスレジスタ４の０クロック
サイクル目の書込み読出しアドレス１０３を“ａ−１”
とし、フリップフロップ６の１クロックサイクル目の出
力信号１０５を“０”とする。
サイクル目の書込み読出しアドレス１０３を“ａ−１”
とし、フリップフロップ６の１クロックサイクル目の出
力信号１０５を“０”とする。
【００１７】１クロックサイクル目、トレースデータ１
００には“Ａ”が入力され、データレジスタ１の出力デ
ータ１０１としてデータ“Ｚ”が出力される。よって、
比較回路５はそれらデータの不一致を検出し、一致信号
１０４として“０”を出力するので、フリップフロップ
６に“０”が格納される。
００には“Ａ”が入力され、データレジスタ１の出力デ
ータ１０１としてデータ“Ｚ”が出力される。よって、
比較回路５はそれらデータの不一致を検出し、一致信号
１０４として“０”を出力するので、フリップフロップ
６に“０”が格納される。
【００１８】抑止回路７は比較回路５の一致信号１０４
およびフリップフロップ６の出力信号１０５がともに
“０”なので、抑止信号１０６として“０”を出力す
る。よって、アドレスレジスタ４の内容は加算器３によ
って更新されるので、２クロックサイクル目にトレーサ
メモリ２のアドレス“ａ”にデータ“Ａ”が格納され
る。尚、１クロックサイクル目にはトレーサメモリ２の
アドレス“ａ−１”に０クロックサイクル目に入力され
たデータ“Ｚ”が格納される。
およびフリップフロップ６の出力信号１０５がともに
“０”なので、抑止信号１０６として“０”を出力す
る。よって、アドレスレジスタ４の内容は加算器３によ
って更新されるので、２クロックサイクル目にトレーサ
メモリ２のアドレス“ａ”にデータ“Ａ”が格納され
る。尚、１クロックサイクル目にはトレーサメモリ２の
アドレス“ａ−１”に０クロックサイクル目に入力され
たデータ“Ｚ”が格納される。
【００１９】２クロックサイクル目、トレースデータ１
００およびデータレジスタ１の出力データ１０１がとも
にデータ“Ａ”となる。よって、比較回路５はそれらデ
ータの一致を検出し、一致信号１０４として“１”を出
力するので、フリップフロップ６に“１”が格納され
る。
００およびデータレジスタ１の出力データ１０１がとも
にデータ“Ａ”となる。よって、比較回路５はそれらデ
ータの一致を検出し、一致信号１０４として“１”を出
力するので、フリップフロップ６に“１”が格納され
る。
【００２０】抑止回路７には比較回路５の一致信号１０
４として“１”が、フリップフロップ６の出力信号１０
５として“０”が入力されるので、抑止信号１０６とし
て“０”を出力する。よって、アドレスレジスタ４の内
容は加算器３によって更新されるので、３クロックサイ
クル目にトレーサメモリ２のアドレス“ａ＋１”にデー
タ“Ａ”が格納される。
４として“１”が、フリップフロップ６の出力信号１０
５として“０”が入力されるので、抑止信号１０６とし
て“０”を出力する。よって、アドレスレジスタ４の内
容は加算器３によって更新されるので、３クロックサイ
クル目にトレーサメモリ２のアドレス“ａ＋１”にデー
タ“Ａ”が格納される。
【００２１】３クロックサイクル目、２クロックサイク
ル目と同様に、トレースデータ１００およびデータレジ
スタ１の出力データ１０１ともにデータ“Ａ”となる。
よって、比較回路５はそれらデータの一致を検出し、一
致信号１０４として“１”を出力するので、フリップフ
ロップ６に“１”が格納される。
ル目と同様に、トレースデータ１００およびデータレジ
スタ１の出力データ１０１ともにデータ“Ａ”となる。
よって、比較回路５はそれらデータの一致を検出し、一
致信号１０４として“１”を出力するので、フリップフ
ロップ６に“１”が格納される。
【００２２】抑止回路７には比較回路５の一致信号１０
４およびフリップフロップ６の出力信号１０５としてと
もに“１”が入力されるので、抑止信号１０６として
“１”を出力する。よって、アドレスレジスタ４の内容
は加算器３によって更新されことなく、４クロックサイ
クル目にトレーサメモリ２のアドレス“ａ＋１”にデー
タ“Ａ”が格納される。
４およびフリップフロップ６の出力信号１０５としてと
もに“１”が入力されるので、抑止信号１０６として
“１”を出力する。よって、アドレスレジスタ４の内容
は加算器３によって更新されことなく、４クロックサイ
クル目にトレーサメモリ２のアドレス“ａ＋１”にデー
タ“Ａ”が格納される。
【００２３】４クロックサイクル目、トレースデータ１
００には“Ｂ”が入力され、データレジスタ１の出力デ
ータ１０１としてデータ“Ａ”が出力される。よって、
比較回路５はそれらデータの不一致を検出し、一致信号
１０４として“０”を出力するので、フリップフロップ
６に“０”が格納される。
００には“Ｂ”が入力され、データレジスタ１の出力デ
ータ１０１としてデータ“Ａ”が出力される。よって、
比較回路５はそれらデータの不一致を検出し、一致信号
１０４として“０”を出力するので、フリップフロップ
６に“０”が格納される。
【００２４】抑止回路７は比較回路５の一致信号１０４
として“０”が、フリップフロップ６の出力信号１０５
として“１”が入力されるので、抑止信号１０６として
“０”を出力する。よって、アドレスレジスタ４の内容
は加算器３によって更新されるので、５クロックサイク
ル目にトレーサメモリ２のアドレス“ａ＋２”にデータ
“Ｂ”が格納される。
として“０”が、フリップフロップ６の出力信号１０５
として“１”が入力されるので、抑止信号１０６として
“０”を出力する。よって、アドレスレジスタ４の内容
は加算器３によって更新されるので、５クロックサイク
ル目にトレーサメモリ２のアドレス“ａ＋２”にデータ
“Ｂ”が格納される。
【００２５】上記のように、トレーサメモリ２のアドレ
ス“ａ＋１”においては、２クロックサイクル目にトレ
ースデータ１００として入力したデータ“Ａ”の上に、
３クロックサイクル目にトレースデータ１００として入
力した同一データのデータ“Ａ”が重ねて格納される。
ス“ａ＋１”においては、２クロックサイクル目にトレ
ースデータ１００として入力したデータ“Ａ”の上に、
３クロックサイクル目にトレースデータ１００として入
力した同一データのデータ“Ａ”が重ねて格納される。
【００２６】よって、１クロックサイクル目から３クロ
ックサイクル目までにトレースデータ１００として同一
のデータ“Ａ”が３回連続して入力されても、トレース
メモリ２にはアドレス“ａ”および“ａ＋１”にデータ
“Ａ”が格納されるだけで、データ“Ａ”が３回連続し
て異なるアドレスに格納されることはない。
ックサイクル目までにトレースデータ１００として同一
のデータ“Ａ”が３回連続して入力されても、トレース
メモリ２にはアドレス“ａ”および“ａ＋１”にデータ
“Ａ”が格納されるだけで、データ“Ａ”が３回連続し
て異なるアドレスに格納されることはない。
【００２７】図３は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例はフ
リップフロップ８と、カウンタ９と、選択回路１０とを
設けた以外は図１に示す本発明の一実施例と同様の構成
となっており、同一構成要素には同一符号を付してあ
る。また、それら同一構成要素の動作も本発明の一実施
例と同様である。
ロック図である。図において、本発明の他の実施例はフ
リップフロップ８と、カウンタ９と、選択回路１０とを
設けた以外は図１に示す本発明の一実施例と同様の構成
となっており、同一構成要素には同一符号を付してあ
る。また、それら同一構成要素の動作も本発明の一実施
例と同様である。
【００２８】カウンタ９は抑止回路７からの抑止信号１
０６が“０”のときにリセットされ、抑止信号１０６が
“１”のときに＋１ずつカウントを行う。すなわち、カ
ウンタ９は抑止回路７の抑止信号１０６が立っている回
数をカウントし、その計数値１０８を選択回路１０に出
力する。
０６が“０”のときにリセットされ、抑止信号１０６が
“１”のときに＋１ずつカウントを行う。すなわち、カ
ウンタ９は抑止回路７の抑止信号１０６が立っている回
数をカウントし、その計数値１０８を選択回路１０に出
力する。
【００２９】選択回路１０は抑止回路７の抑止信号１０
６を保持するフリップフロップ８の出力信号１０７が
“０”のときに書込みデータレジスタ１の出力データ１
０１を選択し、フリップフロップ８の出力信号１０７が
“１”のときにカウンタ９の計数値１０８を選択してト
レーサメモリ２への入力データ１０９とする。
６を保持するフリップフロップ８の出力信号１０７が
“０”のときに書込みデータレジスタ１の出力データ１
０１を選択し、フリップフロップ８の出力信号１０７が
“１”のときにカウンタ９の計数値１０８を選択してト
レーサメモリ２への入力データ１０９とする。
【００３０】図４は本発明の他の実施例の動作を示す図
である。図においては、図２と同様に、同一データ
“Ａ”が３回連続する場合の同一データ“Ａ”のトレー
サメモリ２への格納例を示している。
である。図においては、図２と同様に、同一データ
“Ａ”が３回連続する場合の同一データ“Ａ”のトレー
サメモリ２への格納例を示している。
【００３１】３クロックサイクル目に抑止回路７の抑止
信号１０６が“１”になると、カウンタ９の計数値１０
８は＋１されて“１”となる。このとき、フリップフロ
ップ８にも“１”が格納される。
信号１０６が“１”になると、カウンタ９の計数値１０
８は＋１されて“１”となる。このとき、フリップフロ
ップ８にも“１”が格納される。
【００３２】４クロックサイクル目に、フリップフロッ
プ８の出力信号１０７が“１”になると、選択回路１１
はカウンタ９の計数値１０８をトレーサメモリ２の入力
データ１０９とする。よって、トレーサメモリ２のアド
レス“ａ＋１”にデータ“１”が格納される。
プ８の出力信号１０７が“１”になると、選択回路１１
はカウンタ９の計数値１０８をトレーサメモリ２の入力
データ１０９とする。よって、トレーサメモリ２のアド
レス“ａ＋１”にデータ“１”が格納される。
【００３３】５クロックサイクル目に、フリップフロッ
プ８の出力信号１０７が“０”となるので、選択回路１
１は書込みデータレジスタ１の出力データ１０１をトレ
ーサメモリ２の入力データ１０９とする。よって、トレ
ーサメモリ２のアドレス“ａ＋２”には連続したデータ
“Ａ”の次のデータ“Ｂ”が格納される。
プ８の出力信号１０７が“０”となるので、選択回路１
１は書込みデータレジスタ１の出力データ１０１をトレ
ーサメモリ２の入力データ１０９とする。よって、トレ
ーサメモリ２のアドレス“ａ＋２”には連続したデータ
“Ａ”の次のデータ“Ｂ”が格納される。
【００３４】ここで、カウンタ９の計数値１０８はトレ
ーサメモリ２の同一アドレスに何回データが格納された
のかを表している。本実施例では、アドレス“ａ”にデ
ータ“Ａ”が、アドレス“ａ＋１”に“１”が格納され
ているので、トレースデータ“Ａ”が３回連続したこと
を示している。
ーサメモリ２の同一アドレスに何回データが格納された
のかを表している。本実施例では、アドレス“ａ”にデ
ータ“Ａ”が、アドレス“ａ＋１”に“１”が格納され
ているので、トレースデータ“Ａ”が３回連続したこと
を示している。
【００３５】尚、カウンタ９の計数値１０８は“０”か
ら始まっているので、“０”は１回を表している。すな
わち、トレースデータ“Ａ”がＮ回連続する場合、トレ
ーサメモリ２にはアドレス“ａ”にデータ“Ａ”が、ア
ドレス“ａ＋１”にカウンタ９の計数値１０８として
“Ｎ−２”が格納される。この後、アドレス“ａ＋２”
には連続したデータ“Ａ”の次のデータ“Ｂ”が格納さ
れる。
ら始まっているので、“０”は１回を表している。すな
わち、トレースデータ“Ａ”がＮ回連続する場合、トレ
ーサメモリ２にはアドレス“ａ”にデータ“Ａ”が、ア
ドレス“ａ＋１”にカウンタ９の計数値１０８として
“Ｎ−２”が格納される。この後、アドレス“ａ＋２”
には連続したデータ“Ａ”の次のデータ“Ｂ”が格納さ
れる。
【００３６】このように、比較回路５で連続して入力さ
れるトレースデータが同一であることが検出されたとき
に、抑止回路７からの抑止信号１０６によってアドレス
レジスタ４の値の更新を抑止することによって、同一デ
ータでトレーサメモリ２上が占められることなく、同一
データが連続したことを知ることができる。よって、ト
レーサメモリ２に格納されたデータの解析効率を向上さ
せることができる。
れるトレースデータが同一であることが検出されたとき
に、抑止回路７からの抑止信号１０６によってアドレス
レジスタ４の値の更新を抑止することによって、同一デ
ータでトレーサメモリ２上が占められることなく、同一
データが連続したことを知ることができる。よって、ト
レーサメモリ２に格納されたデータの解析効率を向上さ
せることができる。
【００３７】また、比較回路５で連続して入力されるト
レースデータが同一であることが検出されたときに、抑
止回路７からの抑止信号１０６によってアドレスレジス
タ４の値の更新を抑止し、このアドレスレジスタ４の値
の更新を抑止した回数を計数するカウンタ９の計数値１
０８をトレーサメモリ２に書込むことによって、同一デ
ータでトレーサメモリ２上が占められることはなく、同
一データが何回連続したかを知ることができる。よっ
て、トレーサメモリ２に格納されたデータの解析効率を
向上させることができる。
レースデータが同一であることが検出されたときに、抑
止回路７からの抑止信号１０６によってアドレスレジス
タ４の値の更新を抑止し、このアドレスレジスタ４の値
の更新を抑止した回数を計数するカウンタ９の計数値１
０８をトレーサメモリ２に書込むことによって、同一デ
ータでトレーサメモリ２上が占められることはなく、同
一データが何回連続したかを知ることができる。よっ
て、トレーサメモリ２に格納されたデータの解析効率を
向上させることができる。
【００３８】
【発明の効果】以上説明したように本発明のトレーサ回
路によれば、連続して入力されるトレースデータが同一
と連続して判定されたときに、トレーサメモリに書込み
アドレスを指示するアドレス指示手段の更新を抑止する
ことによって、データの解析効率を向上させることがで
きるという効果がある。
路によれば、連続して入力されるトレースデータが同一
と連続して判定されたときに、トレーサメモリに書込み
アドレスを指示するアドレス指示手段の更新を抑止する
ことによって、データの解析効率を向上させることがで
きるという効果がある。
【００３９】また、本発明の他のトレーサ回路によれ
ば、連続して入力されるトレースデータが同一と判定さ
れたときに、トレーサメモリに書込みアドレスを指示す
るアドレス指示手段の更新を抑止し、アドレス指示手段
の更新が抑止された回数をアドレス指示手段が指示する
アドレスに書込むことによって、データの解析効率を向
上させることができるという効果がある。
ば、連続して入力されるトレースデータが同一と判定さ
れたときに、トレーサメモリに書込みアドレスを指示す
るアドレス指示手段の更新を抑止し、アドレス指示手段
の更新が抑止された回数をアドレス指示手段が指示する
アドレスに書込むことによって、データの解析効率を向
上させることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示す図である。
【図３】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図４】本発明の他の実施例の動作を示す図である。
１ 書込みデータレジスタ ２ トレースメモリ ４ アドレスレジスタ ５ 比較回路 ６，８ フリップフロップ ７ 抑止回路 ９ カウンタ １０ 選択回路
Claims (2)
- 【請求項１】 トレースデータを格納するトレーサメモ
リと、前記トレーサメモリに書込みアドレスを指示する
アドレス指示手段とを有するトレーサ回路であって、連
続して入力されるトレースデータが同一か否かを判定す
る判定手段と、前記判定手段で同一と連続して判定され
たときに前記アドレス指示手段の更新を抑止する抑止手
段とを設けたことを特徴とするトレーサ回路。 - 【請求項２】 トレースデータを格納するトレーサメモ
リと、前記トレーサメモリに書込みアドレスを指示する
アドレス指示手段とを有するトレーサ回路であって、連
続して入力されるトレースデータが同一か否かを判定す
る判定手段と、前記判定手段で同一と判定されたときに
前記アドレス指示手段の更新を抑止する抑止手段と、前
記抑止手段によって前記アドレス指示手段の更新が抑止
された回数を計数する計数手段と、前記抑止手段によっ
て更新が抑止されたアドレス指示手段が指示するアドレ
スに前記計数手段の計数値を書込む書込み手段とを設け
たことを特徴とするトレーサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197868A JPH0619742A (ja) | 1992-07-01 | 1992-07-01 | トレーサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197868A JPH0619742A (ja) | 1992-07-01 | 1992-07-01 | トレーサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619742A true JPH0619742A (ja) | 1994-01-28 |
Family
ID=16381670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197868A Pending JPH0619742A (ja) | 1992-07-01 | 1992-07-01 | トレーサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7093108B2 (en) | 2001-02-01 | 2006-08-15 | Arm Limited | Apparatus and method for efficiently incorporating instruction set information with instruction addresses |
-
1992
- 1992-07-01 JP JP4197868A patent/JPH0619742A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7093108B2 (en) | 2001-02-01 | 2006-08-15 | Arm Limited | Apparatus and method for efficiently incorporating instruction set information with instruction addresses |
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