JPS603765A - 状態履歴記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置に使用する状態履歴記憶装置に
関する。

（従来技術） 従来から状態履歴記憶装置では、障害原因を追求するた
めの履歴情報として、障害発生時までの情報処理装置の
内部の状態変化の履歴を残しておき、情報処理装置のハ
ードウェアに障害が発生した時における障害原因の調査
にこの沖節情報を使用していた。状態履歴記憶装置は、
あらかじめ障害原因の調査に必要と考えられる内部状態
を順次記憶しておき、障害の発生時に備えるようにした
ものである。しかし、状態履歴記憶装置に使用されてい
る記憶回路の容量には限度があり、ある限度以上に及ぶ
過去のトレースデータは、新たなトレースデータを格納
した時に書換えられて消去されてしまう。このため、ト
レースデータのサンプル方法の選択はきわめて重要であ
る。

例えば、トレースデータを単純にクロックサンプルする
ように構成した場合を考えてみる。情報処理装置におい
て命令実行中に何らかの原因によ多処理が終了しなくな
り、いわゆるタイムアウトによるハードウェア障害が発
生した時には、障害の原因となる事象が発生してからタ
イムアウトになるまでの期間、内部状態が変化しなくな
ることが多い。このような場合に、上記のようなサンプ
ル方法を採用していると、このような変化しなくなった
状態のトレースデータだけで状態履歴記憶装置のトレー
スメモリが埋め尽され、障害原因の調査に有効な過去の
状輯変化を配慟するという機能を満足できない場合が多
いという欠点があった。

（発明の目的） 本発明の目的回、従来方式の状態履歴記憶装置を改良し
、情報処理装置から得られるトレースデータが変化しな
くなった状態が一定期間続いた場合には、以後、変化し
なくなったトレースデータがトレースメモリへ格納され
るのを抑止するための制御手段を備えて構成することに
より上記欠点を解決し、従来に比べてより多くの過去の
データを残し得るように構成した状態履歴記憶装置を提
供することにある。

（発明の構成） 本発明による状態履歴記憶装置はトレースメモリと、バ
ッファレジスタと、比較回路と、カウンタと、第１〜第
３の制御手段とから成立つものである。

トレースメモリは、情報処理装置の状態情報の履歴デー
タを記憶するためのものであり、バッファレジスタは、
状態情報の全部または一部を保持するためのものである
。比較回路は、上記状態情報の全部または一部とバッフ
ァレジスタの出力とを比較するためのものである。カウ
ンタは、履歴データの記憶の抑止を制御するためのもの
である。

第１の制御手段は、比較回路により比較結果の一致が検
出されなかった場合にはカウンタに初期値を設定し、一
致が検出された場合にはカウンタを歩進させるためのも
のである。

第２の制御手段は、カウンタの内容があらかじめ規定さ
れた値に達した時点には告知信号を出力するためのもの
である。

第３の制御手段は、告知信号が出力された以後に比較回
路により一致が連続して検出されている期間には、現在
の状態情報をトレースメモリに書込むのを抑止し、上記
期間以外の期間には状態情報をトレースメモリに順次循
環して書込むためのものである。

（実施例） 以下、本発明について図面を参照して詳細に説明する。

第１図は、本発明による状態履歴記憶装置の一実施例を
示すブロック図である。第１図において、１は情報処理
装置、２はトレースメモリ、３はバッファレジスタ、４
は比較回路、５はカウンタ、６は第１の加算回路、１は
フリップフロップ、８は否定ゲート、９はＡＮＤゲート
、１０はＯＲゲート、１１はアドレスレジスタ、１２は
第２の加算回路である。

第１図において、情報処理装置１は一定の基本クロック
に同期して情報処理動作を行うものである。トレースメ
モリ２は情報処理装置からデータ信号線１０１．１０２
を介して送出されてくるトレースデータを情報処理装置
１の基本クロックごとにトレースするための２５６ワー
ドのメモリである。トレース動作は制御信号線１１０の
状態が０のときに限って行われ、制御信号線１１０の状
態が１のときにはトレースメモリ２への書込み動作は行
われない。また、トレースメモリ２ヘトレースデータを
書込む際の書込みアドレスはアドレスレジスタ１１に格
納されており、アドレスレジスタ１１の内容には基本ク
ロックごとに第２の加算回路１２により１が加算される
。したがって、トレース動作中のトレースデータはトレ
ースメモリ２へ順次循環して書込まれ、トレースメモリ
２の最大アドレスまで書込まれた後は、０番地に戻って
再び書込みが続けられる。トレースメモリ２の内容は信
号線１１２を介して読出すことができ、外部の表示装置
（図示してない）へ出力される。

信号線１０２はマイクロプログラムアドレス情報をトレ
ースするためのもので、トレースメモリ２以外にバッフ
ァレジスタ３および比較回路４の一方の入力昨子に接続
されている。バッファレジスタ３には、信号線１０２上
のトレースデータが基本クロックごとにセットされ、バ
ッファレジスタ３の出力は比較回路４の他方の入力端子
に入力されている。比較回路４では信号線１０２を介し
て送出されてくる現在のマイクロプログラムアドレスと
、信号線１０３を介して送出されてくる１クロツク前の
マイクロプログラムアドレスとが一致するか否かの比較
を行っている。もし、両者が一致した場合には、出力信
号ｍ１０４上に状態１を送出し、一致しない場合には状
態０を送出する。

カウンタ５は７ビットのレジスタにより構成され、リセ
ット信号線１０５の状態が１のときには内容が０にセッ
トされる。一方、リセット信号線１０５の状態が０とき
には基本クロックごとに加算回路６を介して１がカウン
タ５の内容に加算される。ここで、リセッ信号線１０５
上のリセット信号は、否定ゲート８を介して信号線１０
４上の信号の極付を反転したものである。フリップフロ
ップ７は、上記カウンタ５の最上位ビットが１となった
時に信号線１０６により状態１にセットされ、リセット
信号線１０５の状態が１となったときに０にリセットさ
れる。また、信号線１０６上の信号と信号線１０５上の
リセット信号とが同時に１となった場合には　フリップ
フロップ７は０にりセットされるようになっている。フ
リップフロップ７から出力信号線１０７上に送出きれた
信号と、比較回路４から出力信号線１０４上に送出され
た信号とはＡＮＤゲート９により論理積がとられる。Ａ
ＮＤゲート９の出力は信号線１０８を介してＯＲゲート
１０に入力される。

ＯＲゲート１０のいま一方の入力には、情報処理装置１
の内部でハードウェアエラーが検出された場合に出力さ
れるエラー信号が信号線１０９を介して入力されている
。ＯＲゲート１０の出力は、信号線１１０を介してトレ
ースメモリ２およびアドレスレジスタ１１に入力され、
信号線１１０の状態が１の場合には、トレースデータの
トレースメモリ２への書込みが抑止されると共に、アド
レスレジスタ１１の内容の更新も抑止される。

次にトレース動作の詳細を第２図のタイミングチャート
を参照して説明する。情報処理装置１から信号線１０２
を介して送出されてくるマイクロプログラムアドレスが
クロックごとに変化している場合には、比較回路４によ
る比較の結果は『不一致』となり、信号線１０４には状
態０が出力される。したがって、信号線１０８の状態は
０となり、信号線１０９上のハードウエアエラー信号の
状態が０である場合には信号線１１０の状態は０となっ
ている。このため、トレースメモリ２への書込みおよび
アドレスレジスタ１１の内容の更新はクロックごとに行
われる。この場合には、信号線１０５の状態は１となる
ので、カウンタ５およびフリップフロップ７にはクロッ
クごとに０がセットされる。

次にマイクロプログラムアドレスが変化しなくなると、
比較回路４による比較の結果は、『一致』になり、信号
線１０４の状態は１になる。したがって、信号線１０５
の状態は０となり、カウンタ５にセットされた値はクロ
ックごとにカウントアップされる。しかし、フリップフ
ロップ７の内容は依然として０のままであるので、信号
線１０７、１０８．１１０の状態はそれぞれ０のままで
変化せず、トレースメモリ２への書込みおよびアドレス
レジスタ１１の内容の更新はクロックごどに行われる。

マイクロプログラムアドレスが変化しない状態がさらに
続き、カウンタ５にセットされた値が６４に外ると、信
号線１０６には状態１が出力され、次のクロックにより
フリップフロップ７に１がセットされる。フリップフロ
ップ７に１がセットされたまま、マイクロブロクラムア
ドレスが変化しない状態が続いている場合には、第２図
においてＴにより示された区間からも明らかなように信
号線１０４．１０７の状態が共に１になり、信号１０８
．１１０の状態が１となる。そこで、トレースメモリ２
への書込みおよびアドレスレジスタ１１の内容の更新は
抑止される。この状態で一定期間が経過した後、マイク
ロプログラムアドレスが変化した場合には、比較回路４
の比較結果は『不一致』となり、信号線１０４，１０８
、１１０が状態０となる。そこで、変化したマイクロプ
ログラムアドレスに対応してトレースデータがトレース
メモリ２へ書込まれる。さらに、信号約１０５の状態は
１となり、カウンタ５およびフリップフロップ７には０
がセットされるので、この時点から再び最初のトレース
動作が繰返される。

一方、第２図におけるＴの期間が何らかの原因により規
定値を越えて続いた場合には、情報処理装置１の内部に
設けられたタイマによりタイムアウトが検出され、ハー
ドウェアエラーが発生する。

通常、この規定値は十分大きくとっであるため。

従来の装置でにハードウェアエラーにより装置が停止し
た後にトレースメモリの内容を読出してみると、全ワー
ドが同じデータで埋め尽されてしまい、ハードウェアエ
ラー奮起す原因となった事象が発生した時点のトレース
データは失われてしまつていた。しかし、本実施例にお
いては、第２図におけるＴの期間にはトレースメモリ２
への書込みは行われないので、ハードウェアエラーを起
す原因となった事象が発生した時点でもトレースデータ
は失われることがなく、ハードウェアエラーの原因調査
を容易に行うことができるわけである。

（発明の効果） 本発明には以上説明したように、情報処理装置から得ら
れるトレースデータが変化しなくなった状態が一定期間
続いた場合には、以後、上記トレースデータがトレース
メモリに駒込まれないように、抑止のための制御手段を
備えることにより、障害原因の調査に有効な履歴データ
を保持することができるため、障害原因の調査を容易に
行うことができるという効果がある。

【図面の簡単な説明】

第１図は、本発明による状態履歴記憶装置の一実施例を
示すブロック図である。 第２図は、第１図に示した状態履歴記憶装置の動作を示
すタイムチャートである。 １・・・情報処理装置 ２・・・トレースメモリ ３・・・バッファレジスタ ４・・・比較回路 ５・・・カウンタ ６．１２・・・加算回路 ７・・・・フリップフロップ ８・・・否定回路 ９・・・ＡＮＤゲート １０・・・ＯＲゲート １１・・・アドレスレジスタ １０１〜１１２・・・信号線 特許出願人　日本電気株式会社 代理人　弁理士　井　ノ　ロ　壽 第１図

Claims (1)

【特許請求の範囲】
1. 情報処理装置における状態情報の履歴データを記憶する
   だめのトレースメモリと、前記状態情報の全部または一
   部を保持するためのバッファレジスタと、前記状態情報
   の全部または一部と前記バッファレジスタの出力とを比
   較するための比較回路と、前記履歴データの記憶の抑止
   を制御するためのカウンタと、前記比較回路により比較
   結果の一致が検出されなかった場合には前記カウンタに
   初期値を設定し、前記一致が検出された場合には前記カ
   ウンタを歩進させるための第１の制御手段と、前記カウ
   ンタの内容があらかじめ規定された値に達した時点には
   告知信号を出力するための第２の制御手段と、前記告知
   信号が出力された以後に前記比較回路により前記一致が
   連続して検出されている期間には現在の前記状態情報を
   前記トレースメモリに割込むのを抑止し、前記期間以外
   の期間には前記状態情報を前記トレースイモリに順次循
   環して書込むための第３の制御手段とを具備して構成し
   たことを特徴とする状態履歴記憶装置。