JPH02178740A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置に関し、特に、制御記憶に格納さ
れた制御プログラムにて制御される情報処理装置の制御
記憶の１　ｂｉｔエラーの処理方法に関する。

［従来の技術］ 従来、この種の情報処理装置は、第２図に示すように、
Ｃ８ＲＡＭＩよりマイクロプログラムをリードし、Ｃ８
Ｒ２に保持し、このＣ３Ｒ２より各ハードウェアを制御
している。ＥＣＣ５は、Ｃ５ＲＡＭのＥＣＣコードをチ
エツクし、１　ｂｉｔエラーが発生すれば、検出し、さ
らに訂正値を出力Ｌ、Ｃ５Ｒ２へ再入力させる。２　ｂ
ｉｔエラーヲ検出すれば、マシン停止をするよう動作す
る。

ＮＡＵ５は、マイクロアドレスの次アドレスを生成し、
Ｃ３ＡＲ４へ設定する。Ｃ３ＡＲ４は次のマイクロプロ
グラムのアドレスとなり、Ｃ８ＲＡＭＩのリードアドレ
スでもある。またＮＡＵ５はＥＣＣ５よりエラー通知を
受は取った時、マイクロプログラムを特定のアドレスへ
分岐させ、エラー処理を行うマイクロプログラムを動作
させる。

［発明が解決しようとする課題］ しかしながら、上述した従来の情報処理装置は、１　ｂ
ｉｔエラーが発生したＣ５ＲＡＭはそのままである為、
ソフトエラー発生時、固定故障と同じ扱いとなり、ＣＳ
　１　ｂｉｔエラーを毎回訂正する為、性能低下となっ
てしまうという欠点がある。

ここでソフトエラーとは、宇宙線等によりＲＡＭの内容
が壊われてしまうもので、ＲＡＭへ再書き込みを行えば
直ってしまうものを言う。

尚、問題の背景として、下記の理由で制ｔｎ紀憶にはＲ
ＯＭではなく　ＲＡＭが使用される。

（＋）ＲＯＭでは高速なアクセスが実現出来ない（現在
の技術で）よって、早いマシンサイクルを実現するには
ＲＡＭが必要となる。

（２）ＲＡＭのほうが集積度が高い（高密度実装に対応
する） （３）パンチなどの嚢更が容易 そこで、本発明の技術的課題は、上記欠点に鑑み、ソフ
トエラーを実質的に無くして装置自体の性能低下のない
情報処理装置を提供することである。

［課題を解決するための手段］ 本発明によれば、マイクロプログラムを格納した制御記
憶ＲＯＭと、制御記憶ＲＡＭと、それぞれリードしたデ
ータを保持する制御記憶ライトレジスタ及び制御記憶レ
ジスタと、前記制御記憶ＲＡＭのリードデータのＥＣＣ
コードをチエツクするＥＣＣユニットと、１ｂｉｔエラ
ーを検出した場合、前記制御記憶ＲＯＭよりデータをリ
ードし、前記制御記憶ＲＡＭへデータを再書込みを行う
ことを特徴とする情報処理装置が得られる。

［実施例］ 次に、本発明の一実施例を図面を参照して説明する。

第１図は、従来技術を示す第２図に対し、制御記憶ＲＯ
Ｍ　（Ｃ３ＲＯＭ）６と、そのリードデータを保持し、
Ｃ５ＲＡＭ１のライトデータバッファとなる制御記憶ラ
イトレジスタ（Ｃ８ＷＲ）７とを加えたものである。

従来技術との差は、ＥＣＣユニット３が１　ｂｉｔエラ
ーを検出した場合に、Ｃ８Ｒ２への入力データを修正す
るまでは同じだがその後に、Ｃ５ＲＯＭ７よりデータを
リードし、Ｃ９ＷＲ６へ保持し、Ｃ８ＲＡＭＩへ正常デ
ータの再書き込み処理を行うところにある。

［発明の効果］ 以上説明したように本発明は、１　ｂｉｔエラーを発生
したＣ８ＲＡＭに正常値をＣ５ＲＯＭよりリードし、再
書き込みを行うことにより、ＲＡＭのソフトエラーの発
生をなくす効果がある。

イトレジスタ（Ｃ５ＷＲ）　、７・・・制御記憶ＲＯＭ
（ＣＳＲＯＭ）　　。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来技術を示す。

Claims (1)

【特許請求の範囲】
1. １）書替可能な制御記憶（１）と、そのリードデータを
   保持する制御記憶レジスタ（２）と、ＥＣＣユニット（
   ３）とを有し、前記ＥＣＣユニット（３）にて１ｂｉｔ
   エラーが検出された時、当該ＥＣＣユニット（３）の出
   力にて前記制御記憶レジスタ（２）の訂正を行う情報処
   理装置であって、制御記憶ＲＯＭ（７）と、その出力を
   保持する制御記憶ライトレジスタ（６）とを設け、前記
   ＥＣＣユニット（３）にて１ｂｉｔエラー検出時に、前
   記制御記憶ＲＯＭ（７）の内容をリードして、前記制御
   記憶ライトレジスタ（６）に保持して、正常値として前
   記書替可能な制御記憶（１）へ書込みを行うことを特徴
   とする情報処理装置。