JPS6271259A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6271259A JPS6271259A JP60209926A JP20992685A JPS6271259A JP S6271259 A JPS6271259 A JP S6271259A JP 60209926 A JP60209926 A JP 60209926A JP 20992685 A JP20992685 A JP 20992685A JP S6271259 A JPS6271259 A JP S6271259A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- mos transistor
- layer
- channel mos
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に関し、特に相補型シリコンＭＯ
Ｓ集積回路に関する。
Ｓ集積回路に関する。
相補型ＭＯＳ回路は、２Ｍ０８回路やｎＭ、Ｏ８回路に
比べ消費電力が小さいなどの特長を有し、大規模化する
ＭＯＳ集積回路に適している。しかしながらＭＯＳトラ
ンジスタの微細化に伴い、単位長さ当たりに印加される
電圧すなわち電界強度が次第に強くなり、この高電界効
果に起因した素子の信頼性低下が重要な問題となってい
る。１つはホットキャリア現象により、ＭＯＳトランジ
スタのしきい値電圧や伝達コンダクタンスが変動する問
題である。また、他の高電界効果としては、ＭＯＳトラ
ンジスタのゲートｍ化膜の絶縁耐圧の劣化や経時的絶縁
破壊寿命の低下が重大な問題となっている。
比べ消費電力が小さいなどの特長を有し、大規模化する
ＭＯＳ集積回路に適している。しかしながらＭＯＳトラ
ンジスタの微細化に伴い、単位長さ当たりに印加される
電圧すなわち電界強度が次第に強くなり、この高電界効
果に起因した素子の信頼性低下が重要な問題となってい
る。１つはホットキャリア現象により、ＭＯＳトランジ
スタのしきい値電圧や伝達コンダクタンスが変動する問
題である。また、他の高電界効果としては、ＭＯＳトラ
ンジスタのゲートｍ化膜の絶縁耐圧の劣化や経時的絶縁
破壊寿命の低下が重大な問題となっている。
以上の問題は共に、ＭＯＳトランジスタのゲート酸化膜
の特性劣化に関するものであり、長期にわたって安定で
信租性の高い酸化膜の開発が必要となっている。
の特性劣化に関するものであり、長期にわたって安定で
信租性の高い酸化膜の開発が必要となっている。
本発明の目的は、ゲート酸化膜の経時的絶縁破壊寿命が
長く、ＭＯＳトランジスタのホットキャリアによる特性
劣化が少ない相補型シリコンＭＯＳ集積回路を提供する
ことにある。
長く、ＭＯＳトランジスタのホットキャリアによる特性
劣化が少ない相補型シリコンＭＯＳ集積回路を提供する
ことにある。
上記目的を達成するために、本発明の半導体装はにおい
ては、相補屋ＭＯＳ回路のｎチャネルＭＯＳ）ランジス
タのゲート酸化膜にドライ酸化膜を用いることによシ、
ホットキャリア耐圧を向上する。このドライ酸化膜を形
成する際の酸化雰囲気中の水分量１ｒ、１ｐｐｍ以下に
すればこの効果は更に向上する。また、ｐチャネルＭＯ
Ｓ）ランジスタのゲート酸化膜にウェット酸化膜を用い
ることにより、経時的絶縁破壊寿命の優れたＭＯＳ）ラ
ンジスタを実現することができる。
ては、相補屋ＭＯＳ回路のｎチャネルＭＯＳ）ランジス
タのゲート酸化膜にドライ酸化膜を用いることによシ、
ホットキャリア耐圧を向上する。このドライ酸化膜を形
成する際の酸化雰囲気中の水分量１ｒ、１ｐｐｍ以下に
すればこの効果は更に向上する。また、ｐチャネルＭＯ
Ｓ）ランジスタのゲート酸化膜にウェット酸化膜を用い
ることにより、経時的絶縁破壊寿命の優れたＭＯＳ）ラ
ンジスタを実現することができる。
以下、一実施例に基づき図面を参照して、本発明の詳細
な説明する。
な説明する。
まず第１図（Ｉ４に示すように、２ｍシリコン単結晶基
板にイオン打込みによＩｎウェル領域を形成した後、化
学気相成長法によＦ）ＳｉｓＮａ層を堆積する。その後
、同図（ｂ）に示すように、ホトリソグラフィ技術で所
定のパターンを形成したホトレジスト１００ｂをマスク
として５ｉｓＮ４をエツチングする。次にホトエツチン
グ工程で形成したホトレジス）１００ｂ、１００ｂ／を
マスクとして素子分離用フィールド酸化腰下のシリコン
基板上にしきい値制御のためのボロンのイオン打込みを
行なう。
板にイオン打込みによＩｎウェル領域を形成した後、化
学気相成長法によＦ）ＳｉｓＮａ層を堆積する。その後
、同図（ｂ）に示すように、ホトリソグラフィ技術で所
定のパターンを形成したホトレジスト１００ｂをマスク
として５ｉｓＮ４をエツチングする。次にホトエツチン
グ工程で形成したホトレジス）１００ｂ、１００ｂ／を
マスクとして素子分離用フィールド酸化腰下のシリコン
基板上にしきい値制御のためのボロンのイオン打込みを
行なう。
次に、同図（Ｃ）に示すように膜厚が１μｍ程度の素子
分離用シリコン教化膜４０を選択的にば化し、８ ｉ３
Ｎ４層を除去する。その後、シリコン基板表面に化学気
相成長法で多結晶シリコン層２００ｄを堆積し、ｎウェ
ル内の所定の領域のみの多結晶シリコン層をホトエツチ
ング工程で除去し、さらに該所定の領域のみのシリコン
光面の酸化膜をフッ酸系の溶液でエツチング除去する。
分離用シリコン教化膜４０を選択的にば化し、８ ｉ３
Ｎ４層を除去する。その後、シリコン基板表面に化学気
相成長法で多結晶シリコン層２００ｄを堆積し、ｎウェ
ル内の所定の領域のみの多結晶シリコン層をホトエツチ
ング工程で除去し、さらに該所定の領域のみのシリコン
光面の酸化膜をフッ酸系の溶液でエツチング除去する。
次に第１図（ｃｔ）ｉ示したように本基板の表面部をＨ
才燃焼方式のパイロジェニック法でｗｅ ｔ 酸化を行
い、前述した所定のシリコン基板表面に約２０ｎｍのｗ
ｅｔ酸化膜５０を形成する。本工程でマスクノーとした
多結晶シリコンはその後全面エツチング除去する。
才燃焼方式のパイロジェニック法でｗｅ ｔ 酸化を行
い、前述した所定のシリコン基板表面に約２０ｎｍのｗ
ｅｔ酸化膜５０を形成する。本工程でマスクノーとした
多結晶シリコンはその後全面エツチング除去する。
この後同様にして、第１図（ｅ）に示すようにｐｆｉシ
リコン基板表面の所定の領域のみを今度は、湿気を除外
した雰囲気（ＨｓＯ量が１ｐｐｍ以下）で、膜中に０Ｈ
ｆｉｉが極めて少ないｄｒｙ酸化膜５５を約２０ｎｍ形
成する。
リコン基板表面の所定の領域のみを今度は、湿気を除外
した雰囲気（ＨｓＯ量が１ｐｐｍ以下）で、膜中に０Ｈ
ｆｉｉが極めて少ないｄｒｙ酸化膜５５を約２０ｎｍ形
成する。
この後、多結晶シリコンをエツチング除去した後ＭＯＳ
）ランジスタのしきい値制御のためにボロンをイオン打
込みする。次に、第１図（０に示すように、所望の場所
に多結晶シリコン６０．６１を約４００ｎｍの厚さに形
成し、更に、ホトレジスト１００ｆ’をマスクとしてボ
ロンの拡散層７０．７１．７２を形成し、ｎウェル領域
にｐチャネルＭＯＳ）ランジスタを作成する。同様に同
図（ｇ）に示すごとく所定の領域のみをホトレジスト１
００ｇでマスクし、ヒ素の拡散層を形成し、ｎチャネル
ＭＯＳＦＥＴを作成する。その後、第１図（ｈ）に示す
ように基板表面に、所定の位置に開孔を設けたリンガラ
ス膜９０を約０．８μｍ形成した後、アルミニウム電極
配線１００を形成し、本発明の一実施例の相補型ＭＯＳ
回路を得る。
）ランジスタのしきい値制御のためにボロンをイオン打
込みする。次に、第１図（０に示すように、所望の場所
に多結晶シリコン６０．６１を約４００ｎｍの厚さに形
成し、更に、ホトレジスト１００ｆ’をマスクとしてボ
ロンの拡散層７０．７１．７２を形成し、ｎウェル領域
にｐチャネルＭＯＳ）ランジスタを作成する。同様に同
図（ｇ）に示すごとく所定の領域のみをホトレジスト１
００ｇでマスクし、ヒ素の拡散層を形成し、ｎチャネル
ＭＯＳＦＥＴを作成する。その後、第１図（ｈ）に示す
ように基板表面に、所定の位置に開孔を設けたリンガラ
ス膜９０を約０．８μｍ形成した後、アルミニウム電極
配線１００を形成し、本発明の一実施例の相補型ＭＯＳ
回路を得る。
本実施例によれば、同一シリコン基板上のｎチャネルＭ
ＯＳ）ランジスタのゲート絶縁膜には、ドライ酸化膜、
ｐチャネルＭＯＳ）ランジスタのゲート絶縁膜にはウェ
ット酸化膜を有する相補型シリコンＭＯＳ集積回路を得
ることができる。第２図は、ｐチャネルＭＯＳ）ランジ
スタの場合における各徨酸化膜の経時破壊寿命の比較を
示しているが、図から明らかな様にウェット酸化膜の破
壊寿命が長い。なお、ｎチャネルＭＯＳトランジスタの
場合における各種酸化膜の寿命の差はほとんどなかった
。また、第１表はｎチャネルＭＯＳトランジスタの場合
における各攬酸化膜のＤＣストレス動作試験によるホッ
トキャリアに対する寿命を示すが、ＯＨ基を除外したド
ライ酸化膜の寿命が最も長く、ホットキャリア耐圧が高
い、高信頼性のＭＯＳトランジスタが得られる。
ＯＳ）ランジスタのゲート絶縁膜には、ドライ酸化膜、
ｐチャネルＭＯＳ）ランジスタのゲート絶縁膜にはウェ
ット酸化膜を有する相補型シリコンＭＯＳ集積回路を得
ることができる。第２図は、ｐチャネルＭＯＳ）ランジ
スタの場合における各徨酸化膜の経時破壊寿命の比較を
示しているが、図から明らかな様にウェット酸化膜の破
壊寿命が長い。なお、ｎチャネルＭＯＳトランジスタの
場合における各種酸化膜の寿命の差はほとんどなかった
。また、第１表はｎチャネルＭＯＳトランジスタの場合
における各攬酸化膜のＤＣストレス動作試験によるホッ
トキャリアに対する寿命を示すが、ＯＨ基を除外したド
ライ酸化膜の寿命が最も長く、ホットキャリア耐圧が高
い、高信頼性のＭＯＳトランジスタが得られる。
表 １ 表
トランジスタの実効チャネル長 ０．８μｍＤＣストレ
ス印加条件 ドレイン電圧６．５ｖゲート電圧 Ｚ６Ｖ 基板電圧 −３ｖ 〔発明の効果〕 本発明によれば、ホットキャリア耐圧に優れたｎｆヤネ
ルＭＯＳ）ランジスタと経時的絶縁破壊寿命に優れたｐ
チャネルＭＯＳトランジスタを同時に満たした相補型Ｍ
Ｏｆ１３集積回路を実現でき、実用上極めて有効である
。
ス印加条件 ドレイン電圧６．５ｖゲート電圧 Ｚ６Ｖ 基板電圧 −３ｖ 〔発明の効果〕 本発明によれば、ホットキャリア耐圧に優れたｎｆヤネ
ルＭＯＳ）ランジスタと経時的絶縁破壊寿命に優れたｐ
チャネルＭＯＳトランジスタを同時に満たした相補型Ｍ
Ｏｆ１３集積回路を実現でき、実用上極めて有効である
。
第１図（ａ）から（ｈ）までは、本発明の一実施例の製
造工程を示す断面図、第２図は本発明の効果を示す図で
ある。 １０・・・ｐ型シリコン基板、２０・・・ｎウェル、３
０・・・５ｉｓＮ４．４０・・・酸化膜、５０・・・ウ
ェット酸化膜、５５・・・ドライ酸化膜、６０．６１・
・・多結晶シリコン、７０，７１，７２・・・ボロン拡
散層、８０゜８１．８２・・・ヒ素拡散層、９０・・・
リンガラス、１００・・・アルミニウム、２００ｄ、２
００ｅ・・・多ｆ１図 Ｃ６−ノ 〃 ￥ Ｉ 図 電 ’４（ＭＶＡヒ・式、）
造工程を示す断面図、第２図は本発明の効果を示す図で
ある。 １０・・・ｐ型シリコン基板、２０・・・ｎウェル、３
０・・・５ｉｓＮ４．４０・・・酸化膜、５０・・・ウ
ェット酸化膜、５５・・・ドライ酸化膜、６０．６１・
・・多結晶シリコン、７０，７１，７２・・・ボロン拡
散層、８０゜８１．８２・・・ヒ素拡散層、９０・・・
リンガラス、１００・・・アルミニウム、２００ｄ、２
００ｅ・・・多ｆ１図 Ｃ６−ノ 〃 ￥ Ｉ 図 電 ’４（ＭＶＡヒ・式、）
Claims (1)
- 【特許請求の範囲】 １、相補型ＭＯＳ素子を含む集積回路において、ｐチャ
ネルＭＯＳトランジスタのゲート絶縁膜にウェット（ｗ
ｅｔ）酸化膜、ｎチャネルＭＯＳトランジスタのゲート
酸化膜にドライ（ｄｒｙ）酸化膜を用いることを特徴と
する半導体装置。 ２、ｄｒｙ酸化膜は水分が１ｐｐｍ以下の雰囲気で形成
してなることを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209926A JPS6271259A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209926A JPS6271259A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271259A true JPS6271259A (ja) | 1987-04-01 |
Family
ID=16580946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209926A Pending JPS6271259A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017504A (ja) * | 2001-07-03 | 2003-01-17 | Denso Corp | 半導体装置及びその保護膜の膜厚決定方法 |
-
1985
- 1985-09-25 JP JP60209926A patent/JPS6271259A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017504A (ja) * | 2001-07-03 | 2003-01-17 | Denso Corp | 半導体装置及びその保護膜の膜厚決定方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0352224B2 (ja) | ||
| KR950010054B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR980006510A (ko) | 반도체 장치의 제조방법 | |
| JPH05865B2 (ja) | ||
| US20080199994A1 (en) | Method of Producing Semiconductor Device and Semiconductor Device | |
| JPS6271259A (ja) | 半導体装置 | |
| JP2000196016A (ja) | 半導体装置及びその製造方法 | |
| JP2817226B2 (ja) | 半導体装置の製造方法 | |
| JP2001185724A (ja) | Ｄｍｏｓ型トランジスタの製造方法 | |
| JP4309492B2 (ja) | 半導体装置の製造方法 | |
| JPH06252345A (ja) | 半導体集積回路の製造方法 | |
| KR100788376B1 (ko) | 반도체 소자 형성방법 | |
| JPH06224413A (ja) | Ｍｏｓ型半導体集積回路とその製造方法 | |
| JPH03116968A (ja) | 半導体装置の製造方法 | |
| JP3226252B2 (ja) | 半導体装置の製造方法 | |
| JPH06232352A (ja) | 半導体装置の製造方法 | |
| KR19990004650A (ko) | 반도체 소자의 제조 방법 | |
| JPS6273759A (ja) | 半導体装置 | |
| US5795822A (en) | Method for manufacturing an aligned opening in an integrated circuit | |
| KR100418855B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100231731B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0282569A (ja) | 半導体装置およびその製造方法 | |
| JPH08274313A (ja) | 半導体装置、およびその製造方法 | |
| JPH036844A (ja) | 半導体収積回路の製造方法 | |
| JPS61116859A (ja) | 半導体装置の製造方法 |