JPS6257330A - フレ−ム同期パタ−ン検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第６図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例 （１）本発明の第１実施例（第２図） （２）本発明の第２実施例 （第３図、第４図、第５図） 発明の効果 〔概要〕 ＰＣＭ通信装置のフレーム同期を入力ＰＣＭ信号の多点
監視を行うことにより検知するとき、シフト・レジスタ
手段の段数を１マルチフレームのフレーム数よりも小さ
くし、小容量のシフト・レジスタ手段により同期パター
ンの検出を可能にしたものである。

〔産業上の利用分野〕

本発明はＰＣＭ通信装置のフレーム同期回路に係り、特
にシフト・レジスタ手段の段数を１マルチフレームのフ
レーム数より小さくして、小容量のシフト・レジスタ手
段により入力ＰＣＭ信号の多点監視を可能とするように
し、同期外れ時の同期復帰時間短絡を図るようにしたも
のに関する。

ＰＣＭ通信装置では、例えば第６図（ａｌに示す如く、
フレームＦ＋−Ｆｌ　２　　（Ｆ＋　　’〜Ｆ＋　２　
’）により１マルチフレームを構成してＰＣＭ信号とし
ている。各フレームの先頭には１ビツトの同期ビットＳ
ｉ　　（ｉ＝１〜１））が設けられているが、１２フレ
ームで１マルチフレームを構成する場合には１２フレー
ムＦ＋２の先頭には警報ビットＸが設けられている。そ
して同期ビット３１．３２・−３ｚは１７の特定パター
ンを形成している。

また第６フレームＦ６及び第１２フレームＦ＋２には、
音声信号を転送する場合、通常シグナリング・ビットが
存在している。

〔従来の技術〕

ｐｃＭｉｌ（ｔにおいては、各フレームを正しく受信す
るため、同期をとることが必要であるが、この同期は前
記同期ビン）Ｓ＋〜Ｓ＋＋のパターンを正確に検出する
ことにより行われる。

例えば第６図（ａｌにおいて第１フレームＦ１の同期ビ
ットＳ１の次のタイミングでハンチング状態が発生し、
同期外れが生じたとき、これらの同期ビット８１〜Ｓ＋
＋の構成するパターンを検出することにより同期ピッ）
Ｓ＋”Ｓ＋＋の位置を確認し、同期復帰することが必要
となる。

この同期復帰処理のため、従来は、第６図（ｂｌに示す
如く、略、１マルチフレームを構成する段数のシフト・
レジスタ機能部１−１〜１−ｎ（図’ｔ’はｎ＝１））
と同（Ｃ１に示す如く、同期ビット５ｉ（ｉ−１，２・
−４１）の状態に応じたインバータ端子を有する（同図
ではＳ２、Ｓ＋ｏが「０」）多入力ナンド回路を使用し
、これにより同期パターンを検出していた。

〔発明が解決しようとする問題点〕

ところで前記の如く、第６図（４１における第１フレー
ムＦ＋の同期ビットＳ１の次のタイミングで同期外れが
発生したとき、同図（Ｃ１に示す如き、従来の同期パタ
ーン検出回路では、次のマルチフレームにおける第１フ
レームＦ＋’〜Ｆ＋＋’の同期ビットＳ＋〜Ｓ＋＋が同
図Ｔｅｌのナンド回路ＮＡＮＤに入力されるまで同期パ
ターンを検出することができなかった。

従うで前記の場合には、第１フレームＦ１〜第１）フレ
ームＦ＋　１’の時間後でなければ同期復帰できず、同
期外れ時の復帰時間が長いという問題点があった。しか
もほぼ１マルチフレ一ム段に相当する大容量のシフト・
レジスタ機能部を使用しなければならなかった。

本発明の目的は、前記の如く、多接点監視方式のフレー
ム同期検出回路が、ハンチング状態のとき同期ビットＳ
＋−３ｔ＋により形成されるフレーム同期パターンのあ
る特定の位相のみ、つまりＳ＋−３＋＋がこの順序に第
６図（Ｃ１のナンド回路に入力されたときのみを検出し
て、後方保護状態又は同期確立状態としていたため、フ
レーム同期パターンの前記特定位相を入力するまで同期
復帰できず、このため同期復帰するまで長時間かかるこ
と及びシフト・レジスタ機能部が大容量になるという問
題点を改善したフレーム同期パターン検出回路を提供す
ることである。

〔問題点を解決するための手段〕

本発明では、前記目的を達成するため、例えば第１図に
示す如く、■マルチフレーム内のフレーム数より少ない
段数のシフト・レジスタ機能部１−１．１−２．１−３
（第１図は３段の例）を設け、各シフト・レジスタ機能
部１−１．１−２．１−３の特定位置、例えば先頭ビッ
トを監視する。

もしこの先頭ビットが、シフト・レジスタ機能部１−３
．１−２．１−１の順で８２、Ｓ３、Ｓ４というフレー
ム同期パターン（部分的）が存在し、つまり３ビツト連
続でフレーム同期パターンが検出され、次の１９３ビツ
トシフト後にも３ビツト連続でフレーム同期パターンが
検出され、このようなことが一定の連続回数だけ検出さ
れたことを連続回数検出部３でチェックして、フレーム
同期パターン検出と判断するものである。

〔作用〕

これにより、同期ビットが、（３１、Ｓ２、Ｓ３）、（
Ｓ２．３３．３４）、（Ｓ３、Ｓ４．５５）−というよ
うに複数ビット連続で一定回数フレーム同期パターン（
部分的）が検出されたときに同期パターン検出と判断す
ることができるので、少ない容量のシフト・レジスタ機
能部により、短時間で同期復帰することができる。

〔実施例〕

（１）本発明の第１実施例 本発明の第１実施例を第２図にもとづき、地図を参照し
つつ説明する。

第２図において、１はシフト・レジスタ部であって、シ
フト・レジスタ機能部１−１〜１−Ｋにより構成される
もの、２はフレーム同期パターン検出部であってＲＯＭ
　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）で構成した場
合を示している。３は連続回数検出部であって制御回路
４とＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ。

ｒｙ）　５を備えている。

シフト・レジスタ機能部１−１〜１−には、入力データ
を順次シフトするものであってシフト・レジスタと同一
の動作を行うものであり、勿論シフト・レジスタにより
構成することができる。しかし１フレームは８ビツトＸ
２４ＣＨ十同期ビットＳ（１ビツト）で構成され１９３
ビツト長のため、これをシフト・レジスタで構成するこ
とは高価なものとなるので、メモリをアドレス変換する
ことによりこのシフト・レジスタ部１を構成することが
できる。

フレーム同期パターン検出部２は、シフト・レジスタ機
能部１−１−・・・１−Ｋから出力されたビットのパタ
ーンが同期ビット８１〜Ｓ’ｓで形成されるフレーム同
期パターンの一部であるか否かを検出するものであり、
シフト・レジスタ機能部１−１〜１−Ｋから出力された
連１ｆｔｘビットが、例えばＳ　ｒ　−３Ｋ　（Ｋ＜　
１））、（３２〜ＳＫ＋１）、（３３〜ＳＫ＋２）・−
の如く、フレーム同期パターンの一部であるときこれを
検出したことを示すにビット連続パターン検出信号を出
力する。

勿論警報ピッ＋−Ｘが存在する（Ｓ＋＋、Ｘ、Ｓｌ）の
如きものでもフレーム同期パターンの一部として検出す
る。

連続回数検出部３は、Ｋビット連続パターン検出信号が
シフト・レジスタ機能部１−１〜１−Ｋが例えば１９３
ビツト構成のとき、１９３ビツト毎に連続して伝達され
る回数をカウントするものであり、１マルチフレームが
Ｌフレームで構成されるとき（Ｌ−Ｋ）回連続的にこの
信号をカウントするものである。この場合、制御回路４
はフレーム同期パターン検出部２から最初のにビット連
続パターン検出信号が伝達されたときＲＡＭ５の特定領
域に数値１を記入する。そして例えば１９３ビツト後に
再度にビット連続パターン検出信号が伝達されたときＲ
ＡＭ５の前記特定領域を読み出してその数値に１を加算
した２を記入する。このようにして一定時間毎ににビッ
ト連続パターン検出信号が（Ｌ−Ｋ）回転速されたとき
、制御回路４はＬビット連続パターン検出信号を出力し
、いわゆるフレーム同期パターン検出を報告する。

勿論一定時間後ににビット連続パターン検出信号が伝達
されないとき、制御回路４は前記ＲＡＭ５の特定領域を
零にクリアする。

なお、前記説明は、フレーム同期パターン検出部２をＲ
ＯＭで構成し、シフト・レジスタ機能部の出力のうち必
要なビット数をＲＯＭアドレスとして入力した例につい
て説明したが、勿論フレーム同期パターン検出部２はＲ
ＯＭのみに限定されるものではなく、Ｋビット入力回路
を有し、フレーム同期パターンの一部に対応する（「０
」のパターンの入力部分を否定入力端子とする等）複数
のアンド（ナンド）回路により構成することもできる。

（２）本発明の第２の実施例 本発明の第２の実施例を第３図および第４図により説明
する。

第３図は本発明の第２実施例構成図、第４図はＰＮパタ
ーン（擬似パターン）の説明図である。

第２実施例では、前記第２図の例にフレーム内位相検出
部６を付加したものである。ここでフレーム内位相検出
とは、フレーム同期パターンが１マルチフレームにおい
て、３１．Ｓｌ・−・・Ｓ＋＋、Ｘの順にあるとき、Ｓ
ｌ、Ｓｚ−・・−３＋＋、Ｘ、Ｓｌの状態、Ｓｚ、Ｓ４
・−・Ｓｔ、Ｓｌの状態等を識別するものであり、Ｓｔ
、Ｓｚ・−をフレーム内の第１位相とすれば、Ｓｌ、３
３−・−は第２位相、Ｓｚ、Ｓ４−・−は第３位相とい
うように表現することができる。従って第１位相のとき
、各フレームにシグナリングが存在する第６フレームＦ
６はどこに位置しているとか、第２位相のときこの第６
フレームＦ６はどこに位置しているとかということが直
ちに判定でき、正確な同期をとることが可能となる。

このフレーム内位相検出は、同期ビット３１〜Ｓ＋＋を
全部監視すれば簡単にわかるが、パターンによっては全
同期ピントを監視するよりもかなり少ない数を監視する
ことにより可能である。そのパターンの１例としてＰＮ
パターン（擬似パターン）について、第４図面の簡単な
説明する。

ＰＮパターンは、一般的にＮ段のシフト・レジスタの出
力ビットと、シフト・レジスタのＭ段目のビットの排他
的論理和をＥＯＲ回路で求め、これをシフト・レジスタ
の入力信号とすることにより得られる。シフト・レジス
タの段数をＮとしたとき、該シフトレジスタ内のパター
ンは２’−１（オール「０」を除く）通りとなる。そし
てこのときのＥＯＲ回路の出力信号も２“−１ビツト長
のパターン（ＰＮパターン）で繰返されるものとなる。

ＰＮパターンの特性について、例えば３段のシフト・レ
ジスタを使用した例について、第４図面の簡単な説明す
る。

シフト・レジスタにｒｌ　ＯＩＪがセントされていると
き、その中央段と出力段のＥＯＲ出力は「１」となり、
以下順次データを１ビツトずつシフトさせたとき、第４
図に示す如き、７ビソトのＰＮパターンが得られる。こ
の場合、シフト・レジスタの段数Ｎは３、ＥＯＲ回路へ
の出力段Ｍは中央なので２段目である。

ところで、第４図において、ＰＮパターンは連続した３
ビツトはいずれも異なるパターンを示すので例えば状［
Ｒｏ−Ｒ２の３ビツト、つまりシフト・レジスタＲにこ
のＰＮパターンをセットしたとき、０段〜２段までの３
ビツトを監視することにより、フレーム内位相がわかる
。なおこれは連続３ビツトに限らず特定３ビツトを監視
しても同様である。

一般的にＮ段のシフト・レジスタにより得られたＰＮパ
ターンでは、その連続（特定）Ｎビットを監視すること
によりフレーム内位相が識別できる。

従ってフレーム同期パターンＳ＋、Ｓｚ−・・ｓｌｌと
してＰＮパターンを使用したとき、例えばＳｌ、Ｓｌ−
・−・Ｓ＋＋として４段のシフト・レジスタよ、り得ら
れたＰＮパターンを使用するとき、例えば連続４段のシ
フト・レジスタ機能部がら出力される信号を監視するこ
とにより、それが同期ビットであればそのフレーム内位
相を識別することができる。勿論ＰＮパターンでなくと
も同様な特性のものであれば使用できる。

第３図において、他国と同符号部は同一部分を示し、フ
レーム内位相検出部６は、シフト・レジスタ機能部１−
１．１−２−４−にの出力を監視してそれがフレーム同
期パターンの一部である場合にそのフレーム内位相を出
力するものである。

もしフレーム同期パターンが４段のシフト・レジスタよ
り得られたＰＮパターンであればその特定４ビツトを監
視することによりフレーム内位相が識別できる。

それ故、第３図では、入力ＰＣＭ信号が順次伝送された
とき、シフト・レジスタ機能部１−１．１−２．１−に
の先頭に同期ビットＳが位置すれば、フレーム同期パタ
ーン検出部２がこれを検出して、制御回路４に出力され
る。制御回路４ばこれにより、前記第２図の場合と同様
にしてＲＡＭ５にこの検出回数１を記入する。そして一
定時間毎に連続してこのにビット連続パターン検出信号
が伝達され、規定回数に達したとき制御回路４はＬビッ
ト連続パターン検出信号を出力する。このときフレーム
内位相検出部６から、前記の如く、フレーム内位相信号
が出力されるので、これを判別することによりＰＣＭ信
号の受信に同期外れが発生してもきわめて短時間で同期
復帰することができる。

第５図により本発明を使用したＰＣＭ通信装置について
簡単に説明する。

ハンチング状態が発生して同期外れになったとき、同期
パターン検出器１０のシフト・レジスタ機能部１−１・
・・１−ｎとフレーム同期パターン検出部２により早急
に同期パターン検出信号およびフレーム内位相信号が出
力され、同期回復が行われる。

即ち、この同期パターン検出信号は同期保護回路１３に
伝達され、これにもとづき同期保護回路１３はタイミン
グ信号をタイミングパルス発生部１２に送出する。とこ
ろで４二のタイミングパルス発生部１２にはフレーム内
位相信号が出力されるので、これによりチャネル部１）
に伝達された信号が何番目のフレームか判断することが
できる。

そしてデータ端末等からのディジタル信号についてはこ
れをディジタル信号として出力し、また音声信号の場合
には、チャネル部１）でＤ／Ａ変換した音声信号として
出力することになる。もしこの場合第６フレームＦ６や
第１２フレームＦ１２等にはシグナリングが存在するの
でこれを読出すことも可能となる。

〔発明の効果〕

本発明によれば、小容量のシフト・レジスタ機能部例え
ばメモリ機能により多点監視形フレーム同期パターン検
出を実現することができる。

しかも第２実施例によれば、ハンチング状態においては
任意の位相で後方保護状態又は同期確立状態となり、同
期復帰時間を非常に短縮することが可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の１実施例、 第３図は本発明の第２実施例、 第４図はＰＮパターン説明図、 第５図は本発明を適用したＰＣＭ通信装置、第６図は従
来の同期検出方式を示す。 １・・・シフト・レジスタ部 ２−・−フレーム同期パターン検出部 ３・−・連続回数検出部 ４−制御回路 ５−・ＲＡＭ ６−・−フレーム内位相検出部

Claims (2)

【特許請求の範囲】
1. （１）周期Ｎビットのフレーム同期パターンを含むフレ
   ーム長ＭビットのＰＣＭ信号を受信して多点監視を行い
   、連続Ｌビットの同期パターンを検出する回路において
   、 入力ＰＣＭ信号が順次入力されるＫビット多点監視のた
   めのＫ（Ｋ＜Ｌ）個のシフト・レジスタ機能部を有する
   シフト・レジスタ部（１）と、Ｋ個のシフト・レジスタ
   機能部の出力がＫビットの長さのフレーム同期パターン
   であるか否かを判断するフレーム同期パターン検出部（
   ２）と、フレーム同期パターンであることが連続して判
   断されたフレーム数を記憶する連続回数検出部（３）を
   有し、 前記フレーム同期パターン検出部（２）から規定数連続
   してフレーム同期パターン検知出力が得られたとき連続
   Ｌビットの同期パターンを検出したものとすることを特
   徴とするフレーム同期パターン検出回路。
2. （２）フレーム内位相検出手段を使用し、前記シフト・
   レジスタ部（１）の出力の特定ビットを監視することに
   よりフレーム同期パターンのフレーム内位相検出するよ
   うにしたことを特徴とする特許請求の範囲第（１）項記
   載のフレーム同期パターン検出回路。