JPH01218144A - 伝送路符号誤り監視方式 - Google Patents
伝送路符号誤り監視方式Info
- Publication number
- JPH01218144A JPH01218144A JP4086288A JP4086288A JPH01218144A JP H01218144 A JPH01218144 A JP H01218144A JP 4086288 A JP4086288 A JP 4086288A JP 4086288 A JP4086288 A JP 4086288A JP H01218144 A JPH01218144 A JP H01218144A
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- bit
- bits
- parity
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 50
- 238000012544 monitoring process Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101150066196 chi4 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル通信に関し、特に伝送路符号誤シ
監視方式に関する。
監視方式に関する。
従来、この種の伝送路符号誤シ監親方式、例えば伝送路
における符号誤シ検出方式の一例としてパリティチエツ
ク方式がある。このパリティチエツク方式は送信側では
送出すべきデータのあらかじめ定められた数のビット中
に含まれる「１」の数を計数し、その数の奇数または偶
数の情報を余分に付加したパリテイビットに乗せて送出
する。
における符号誤シ検出方式の一例としてパリティチエツ
ク方式がある。このパリティチエツク方式は送信側では
送出すべきデータのあらかじめ定められた数のビット中
に含まれる「１」の数を計数し、その数の奇数または偶
数の情報を余分に付加したパリテイビットに乗せて送出
する。
受信側では送信側と同様に予め定められた数のビット中
に含まれる「１」の数を計数し、その計数結果とパリテ
イビットから得られる情報とを比較して受信信号中の誤
りを検出することができる。
に含まれる「１」の数を計数し、その計数結果とパリテ
イビットから得られる情報とを比較して受信信号中の誤
りを検出することができる。
そして、伝送路を介してＰＣＭ信号伝送を行なうシステ
ムでは伝送路上に設置される中継器または伝送路の終端
部分に設置される端局装置で、伝送路の誤りを監視する
ことが行なわれている。実際には伝送路信号中に含まれ
るフレーム同期ビットを利用してフレーム同期を取シ、
これによシ予め定められた伝送路信号中の計数区間を特
定し、その区間中の「１」の数を計数してパリテイビッ
トからの情報と比較することが行なわれている。上述の
様なフレーム同期、計数、計数結果とパリテイビットの
比較などの論理的処理を行なう場合、伝送路信号を直接
処理する方法と、ｎ個のチャンネルに多重分離して１乙
の速度に落として処理する方法がある０ 第３図は従来の伝送路符号誤シ監視方式を示すブロック
図であシ、−例として４個のチャンネルに多重分離して
１／４′の速度に落として論理処理を行なう場合を示す
。同図において、１は伝送路信号が入力する信号入力端
子、２はこの伝送信号と同じ速度を持つ伝送路クロック
が入力するクロック入力端子、３はこの伝送路クロック
を１Ｘ４分周する分周カウンタ、４はこの分局カウンタ
３の出力を利用して伝送路信号を４チヤンネルの信号に
多重分離する多重分離回路、５は制御端子５ｍ、に入力
するチャンネル入替制御信号６を利用してチャンネル入
替を行うチャンネル入替回路、７は出力端子Ｔ１からチ
ャンネル入替制御信号６を出力し、出力端子７ｂからフ
レーム同期情報信号８を出力するフレーム同期回路、９
は制御端子９轟に入力するフレーム同期情報信号８を利
用してチャンネル入替の行なわれた信号中のノくリテイ
計数およびパリティビットとの比較を行なうノ（リテイ
エラー検出回路である。
ムでは伝送路上に設置される中継器または伝送路の終端
部分に設置される端局装置で、伝送路の誤りを監視する
ことが行なわれている。実際には伝送路信号中に含まれ
るフレーム同期ビットを利用してフレーム同期を取シ、
これによシ予め定められた伝送路信号中の計数区間を特
定し、その区間中の「１」の数を計数してパリテイビッ
トからの情報と比較することが行なわれている。上述の
様なフレーム同期、計数、計数結果とパリテイビットの
比較などの論理的処理を行なう場合、伝送路信号を直接
処理する方法と、ｎ個のチャンネルに多重分離して１乙
の速度に落として処理する方法がある０ 第３図は従来の伝送路符号誤シ監視方式を示すブロック
図であシ、−例として４個のチャンネルに多重分離して
１／４′の速度に落として論理処理を行なう場合を示す
。同図において、１は伝送路信号が入力する信号入力端
子、２はこの伝送信号と同じ速度を持つ伝送路クロック
が入力するクロック入力端子、３はこの伝送路クロック
を１Ｘ４分周する分周カウンタ、４はこの分局カウンタ
３の出力を利用して伝送路信号を４チヤンネルの信号に
多重分離する多重分離回路、５は制御端子５ｍ、に入力
するチャンネル入替制御信号６を利用してチャンネル入
替を行うチャンネル入替回路、７は出力端子Ｔ１からチ
ャンネル入替制御信号６を出力し、出力端子７ｂからフ
レーム同期情報信号８を出力するフレーム同期回路、９
は制御端子９轟に入力するフレーム同期情報信号８を利
用してチャンネル入替の行なわれた信号中のノくリテイ
計数およびパリティビットとの比較を行なうノ（リテイ
エラー検出回路である。
上記構成による伝送路符号誤シ監視方式の動作について
第４図葎）〜第４図（６）を参照して説明する。
第４図葎）〜第４図（６）を参照して説明する。
まず、第４図（ＪＬ）に示すようにフレーム同期パルス
、パリティビットなどを有する伝送路信号を示し、着目
した１６ビットに対し１〜１６の番号を付与することと
する。そして、この伝送路信号を多重分離回路４によシ
４チャンネルに多重分離したとき、分局カウンタ３の初
期位相に応じて第４図（ｂ）〜第４図（、）に示す４通
シの場合がある。したがって、パリティ計数区間および
パリティビットとチャンネルの関係が常に一定になるこ
とが論理処理を行なう場合必要である０そのためく、伝
送路信号中に含まれるフレーム同期パルスが各チャンネ
ルに振シ分けられた状態を検出し、その情報を利用して
チャンネル入替を行い常に特定のチャンネルに特定の情
報が割振られるようにしている。このようにして、ｎ個
のチャンネルに多重分離して−の速度に落して処理する
場合には多重分離回路の１７カウンタの初期位相がｎ通
シあシ得るため、各チャンネルに振９分けられる信号も
ｎ通シある０常に各チャンネルに振シ分けられる信号を
一定にするためＫは一旦多重分離された信号を検出しチ
ャンネル入替操作を行なう必要がある。
、パリティビットなどを有する伝送路信号を示し、着目
した１６ビットに対し１〜１６の番号を付与することと
する。そして、この伝送路信号を多重分離回路４によシ
４チャンネルに多重分離したとき、分局カウンタ３の初
期位相に応じて第４図（ｂ）〜第４図（、）に示す４通
シの場合がある。したがって、パリティ計数区間および
パリティビットとチャンネルの関係が常に一定になるこ
とが論理処理を行なう場合必要である０そのためく、伝
送路信号中に含まれるフレーム同期パルスが各チャンネ
ルに振シ分けられた状態を検出し、その情報を利用して
チャンネル入替を行い常に特定のチャンネルに特定の情
報が割振られるようにしている。このようにして、ｎ個
のチャンネルに多重分離して−の速度に落して処理する
場合には多重分離回路の１７カウンタの初期位相がｎ通
シあシ得るため、各チャンネルに振９分けられる信号も
ｎ通シある０常に各チャンネルに振シ分けられる信号を
一定にするためＫは一旦多重分離された信号を検出しチ
ャンネル入替操作を行なう必要がある。
上述した従来の伝送路符号誤シ監視方式、特に伝送路信
号を直接処理する方式では大部分の回路が伝送路クロッ
ク周波数で動作をすることが必要となシ、多数の高速動
作可能な素子を使用しなければならず、回路の消費電力
が多くなシ、また回路の動作マージンも少なくなる。一
方、ｎ個のチャンネルに多重分離して１４の速度に落と
して処理する方式は低速の回路素子を利用できる利点が
あるが、チャンネル入替などの複雑な機能が必要となシ
回路規模の増大を招くなどという欠点がある０ 〔課題を解決するための手段〕 この発明に係る伝送路符号誤シ監視方式は、２ｎ−１ビ
ットの連続したフレーム同期ビットと２ｍ −１ビット
の連続したパリテイビットとパリティビットに先立ち、
フレーム同期ビットと同じ極性を持つｎ −１ビットお
よびフレーム同期ビットと逆極性を持つ１ビットからな
るｎビットと忙よシ構成された伝送路信号を受信側でｎ
個のチャンネルに多重分離して伝送路符号誤りを監視す
る手段を有している。
号を直接処理する方式では大部分の回路が伝送路クロッ
ク周波数で動作をすることが必要となシ、多数の高速動
作可能な素子を使用しなければならず、回路の消費電力
が多くなシ、また回路の動作マージンも少なくなる。一
方、ｎ個のチャンネルに多重分離して１４の速度に落と
して処理する方式は低速の回路素子を利用できる利点が
あるが、チャンネル入替などの複雑な機能が必要となシ
回路規模の増大を招くなどという欠点がある０ 〔課題を解決するための手段〕 この発明に係る伝送路符号誤シ監視方式は、２ｎ−１ビ
ットの連続したフレーム同期ビットと２ｍ −１ビット
の連続したパリテイビットとパリティビットに先立ち、
フレーム同期ビットと同じ極性を持つｎ −１ビットお
よびフレーム同期ビットと逆極性を持つ１ビットからな
るｎビットと忙よシ構成された伝送路信号を受信側でｎ
個のチャンネルに多重分離して伝送路符号誤りを監視す
る手段を有している。
この発明はチャンネル入替を必要とせず、パリティチエ
ツクを行なうことができる。
ツクを行なうことができる。
第１図はこの発明に係る伝送路符号誤り監視方式の一実
施例を示すブロック図であ）、−例として伝送路信号を
４チヤンネルに多重分離（ｎ−４）してパリティ計数す
る場合を示す。また、第２図（ａ）〜第２図（ｅ）は第
１図における伝送路信号フレーム構成および多重分離後
の信号状態を示す図であシ、特に１第２図（、）は伝送
路信号を示し、第２ビットから第８ビットまでの２Ｘ４
−１＝７ビットがフレーム同期パルスで極性は全て「０
」となる。
施例を示すブロック図であ）、−例として伝送路信号を
４チヤンネルに多重分離（ｎ−４）してパリティ計数す
る場合を示す。また、第２図（ａ）〜第２図（ｅ）は第
１図における伝送路信号フレーム構成および多重分離後
の信号状態を示す図であシ、特に１第２図（、）は伝送
路信号を示し、第２ビットから第８ビットまでの２Ｘ４
−１＝７ビットがフレーム同期パルスで極性は全て「０
」となる。
また、第２２ビットから第２８ビットまでの２×４−１
＝７ビットはパリテイビットである。そし１、送信側に
おいては第６ビツートから第２０ビットまでをパリティ
計数区間Ｐとし、との区間内に存在する「１」の数を計
数する。ただし、前述のように第６ビットから第８ビッ
トまでは「０」である。さらに、パリティビットに先立
つ４ビット（多重分離ｎに等しいビット数）のうち、前
半３ビットをｒＯＪとし残９１ビットを「１」とする。
＝７ビットはパリテイビットである。そし１、送信側に
おいては第６ビツートから第２０ビットまでをパリティ
計数区間Ｐとし、との区間内に存在する「１」の数を計
数する。ただし、前述のように第６ビットから第８ビッ
トまでは「０」である。さらに、パリティビットに先立
つ４ビット（多重分離ｎに等しいビット数）のうち、前
半３ビットをｒＯＪとし残９１ビットを「１」とする。
従って、実質的には第９ビットから第１７ビットまでが
パリティ計数区間となる。
パリティ計数区間となる。
次に上記構成による伝送路符号誤９監視方式の動作、す
なわち上記構成の伝送路信号による符号誤シ監視動作に
ついて説明する。まず、多重分離回路４によシ第２図（
、）に示す伝送路信号を４チヤンネルに分離多重すると
、第２図（ｂ）〜第２図（＠）に示すように４つのケー
スがあるが、いずれも第１チヤンネルから第４チヤンネ
ルまで同時にフレーム同期ビットが生起するピット列Ｃ
（以下７レ一ム同期ビット列と言う）が必ず存在する。
なわち上記構成の伝送路信号による符号誤シ監視動作に
ついて説明する。まず、多重分離回路４によシ第２図（
、）に示す伝送路信号を４チヤンネルに分離多重すると
、第２図（ｂ）〜第２図（＠）に示すように４つのケー
スがあるが、いずれも第１チヤンネルから第４チヤンネ
ルまで同時にフレーム同期ビットが生起するピット列Ｃ
（以下７レ一ム同期ビット列と言う）が必ず存在する。
したがって、フレーム同期口ｗｒ７はこのフレーム同期
ビット列Ｃが存在するタイムスロットを検出してフレー
ム同期をとることができる。そして、第１テ 。
ビット列Ｃが存在するタイムスロットを検出してフレー
ム同期をとることができる。そして、第１テ 。
ヤンネルから第４チヤンネルまで同時にパリティビット
が生起するビット列りが必ずあシ、シかも常にフレーム
同期ビット列Ｃの５ビット後に存在する０このため、多
重分離後のパリティ計数区間はフレーム同期ビット列Ｃ
の次から第３ビット列まで（例えば第２図（ｂ）の場合
、第９ビットから第２０ビットまで）と定めれば、第２
図（ｂ）〜第２図（ｅ）の場合によシ計数ビットの番号
は異なるが、実質的には第９ビットから第１７ビットま
での「１」を計数したことになシ、パリティエラー検出
回路９によって符号誤りを監視することができる。
が生起するビット列りが必ずあシ、シかも常にフレーム
同期ビット列Ｃの５ビット後に存在する０このため、多
重分離後のパリティ計数区間はフレーム同期ビット列Ｃ
の次から第３ビット列まで（例えば第２図（ｂ）の場合
、第９ビットから第２０ビットまで）と定めれば、第２
図（ｂ）〜第２図（ｅ）の場合によシ計数ビットの番号
は異なるが、実質的には第９ビットから第１７ビットま
での「１」を計数したことになシ、パリティエラー検出
回路９によって符号誤りを監視することができる。
なお、第２１ビットは擬似同期を防ぐためにフレーム同
期ビットの極性、パリティ計数区間の計数すべき信号極
性は一例であシ、「０」または「１」を選択できること
はもちろんである。また、以上の説明では伝送路信号を
４チヤンネルに多重分離してパリティ計数する場合につ
いて説明したが、これに限定せず、ｎ個のチャンネルに
多重分離する場合についても同様にできることはもちろ
んである。
期ビットの極性、パリティ計数区間の計数すべき信号極
性は一例であシ、「０」または「１」を選択できること
はもちろんである。また、以上の説明では伝送路信号を
４チヤンネルに多重分離してパリティ計数する場合につ
いて説明したが、これに限定せず、ｎ個のチャンネルに
多重分離する場合についても同様にできることはもちろ
んである。
以上詳細に説明したように、この発明に係る伝送路符号
誤シ監視方式によれば、高速の伝送路信号を多重分離し
低速に落し、しかもチャンネル入替を必要とせずパリテ
ィチエツクを行なうことが可能になるため、低速の素子
を利用でき、しかも比較的小規模な回路で伝送路符号を
チエツクすることができる効果がある。
誤シ監視方式によれば、高速の伝送路信号を多重分離し
低速に落し、しかもチャンネル入替を必要とせずパリテ
ィチエツクを行なうことが可能になるため、低速の素子
を利用でき、しかも比較的小規模な回路で伝送路符号を
チエツクすることができる効果がある。
第１図はこの発明に係る伝送路符号誤シ監視方式の一実
施例を示すブロック図、第２図（＆）〜第２図（６）は
第１図による伝送路信号クレーム構成および多重分離後
の信号状態を示す図、第３図は従来の伝送路符号誤シ監
視方式を示すブロック図、第４図（、）〜第４図（−）
は第３図による伝送路信号フレーム構成および多重分離
後の信号状態を示す図である。 １・・・φ信号入力端子、２・・・・クロック入力端子
、３ＩＩ・・・分周カウンタ、４・拳・・多重分離回路
、γ赤・ａｓフレーム同期回路、８０００．フレーム同
期情報信号、９・−０番パリティエラー検出回路。 特許出願人 日本電気株式会社 代理人 山川政樹（ｌ勤）２名） 第１図 第３図 第４図 ＋ ５ ９ １３ −−−− ＣＨＩ４ ８
１２ １６−−−− ＣＨＩ −３７Ｉ＋ １５−−−− ｃ＋＋（ｄ） ’
４８ ＋２＋６−−−− ２＋ ５ ９１３
−−−− ３
施例を示すブロック図、第２図（＆）〜第２図（６）は
第１図による伝送路信号クレーム構成および多重分離後
の信号状態を示す図、第３図は従来の伝送路符号誤シ監
視方式を示すブロック図、第４図（、）〜第４図（−）
は第３図による伝送路信号フレーム構成および多重分離
後の信号状態を示す図である。 １・・・φ信号入力端子、２・・・・クロック入力端子
、３ＩＩ・・・分周カウンタ、４・拳・・多重分離回路
、γ赤・ａｓフレーム同期回路、８０００．フレーム同
期情報信号、９・−０番パリティエラー検出回路。 特許出願人 日本電気株式会社 代理人 山川政樹（ｌ勤）２名） 第１図 第３図 第４図 ＋ ５ ９ １３ −−−− ＣＨＩ４ ８
１２ １６−−−− ＣＨＩ −３７Ｉ＋ １５−−−− ｃ＋＋（ｄ） ’
４８ ＋２＋６−−−− ２＋ ５ ９１３
−−−− ３
Claims (1)
- ２ｎ−１ビットの連続したフレーム同期ビットと２ｎ−
１ビットの連続したパリテイビットとパリテイビットに
先立ち、フレーム同期ビットと同じ極性を持つｎ−１ビ
ットおよびフレーム同期ビットと逆極性を持つ１ビット
からなるｎビットとにより構成された伝送路信号を受信
側でｎ個のチャンネルに多重分離して伝送路符号誤りを
監視することを特徴とする伝送路符号誤り監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086288A JPH01218144A (ja) | 1988-02-25 | 1988-02-25 | 伝送路符号誤り監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086288A JPH01218144A (ja) | 1988-02-25 | 1988-02-25 | 伝送路符号誤り監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01218144A true JPH01218144A (ja) | 1989-08-31 |
Family
ID=12592345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086288A Pending JPH01218144A (ja) | 1988-02-25 | 1988-02-25 | 伝送路符号誤り監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01218144A (ja) |
-
1988
- 1988-02-25 JP JP4086288A patent/JPH01218144A/ja active Pending
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