JPH0530095B2 - - Google Patents
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- JPH0530095B2 JPH0530095B2 JP56192574A JP19257481A JPH0530095B2 JP H0530095 B2 JPH0530095 B2 JP H0530095B2 JP 56192574 A JP56192574 A JP 56192574A JP 19257481 A JP19257481 A JP 19257481A JP H0530095 B2 JPH0530095 B2 JP H0530095B2
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- JP
- Japan
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- bit
- block
- bits
- synchronization
- code
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Links
- 238000001514 detection method Methods 0.000 claims description 23
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000004891 communication Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 238000012544 monitoring process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル通信システムの符号誤り
検出方式方式に関し、特に、中継器においても符
号誤りを検出可能とするために構成を簡単化した
検出方式に関する。
検出方式方式に関し、特に、中継器においても符
号誤りを検出可能とするために構成を簡単化した
検出方式に関する。
従来からデイジタル通信回線の品質は伝送路の
符号誤りを監視して保つている。一般には、その
伝送路の両端にある端局中継器の受信装置で符号
誤りを監視している。この場合、伝送路の中間に
ある局設置の中間中継装置でオンラインの状態で
監視できれば、通信回線の信頼度向上及び障害点
が局設置の中継装置の前段方向であることが判
り、障害点の検出範囲が狭くなり保守が容易とな
る。
符号誤りを監視して保つている。一般には、その
伝送路の両端にある端局中継器の受信装置で符号
誤りを監視している。この場合、伝送路の中間に
ある局設置の中間中継装置でオンラインの状態で
監視できれば、通信回線の信頼度向上及び障害点
が局設置の中継装置の前段方向であることが判
り、障害点の検出範囲が狭くなり保守が容易とな
る。
回線の品質監視は、一般にパリテイチエツク方
式で行つており、数ブロツクで構成される１フレ
ーム中の１の個数が奇数か偶数で判断せねばなら
ない。即ちパリテイチエツク方式では、受信デー
タに同期して、受信データを１フレームに渡り１
ビツトづつ計数する必要があるため、デイジタル
光通信システムの如く、伝送速度が数百ＭHz以上
になつた場合には、伝送速度に同期して計数する
ことが可能な超高速で動作する計数回路が必要に
なり、消費電力が大きくなつてしまう。
式で行つており、数ブロツクで構成される１フレ
ーム中の１の個数が奇数か偶数で判断せねばなら
ない。即ちパリテイチエツク方式では、受信デー
タに同期して、受信データを１フレームに渡り１
ビツトづつ計数する必要があるため、デイジタル
光通信システムの如く、伝送速度が数百ＭHz以上
になつた場合には、伝送速度に同期して計数する
ことが可能な超高速で動作する計数回路が必要に
なり、消費電力が大きくなつてしまう。
また、１フレーム全体に渡り、受信データに同
期して１の個数を計数しており、フレーム同期回
路が必要となるため、回路規模も大きくなる。ま
た、誤り検出に１フレーム以上を要し、時間がか
かるという問題もある。
期して１の個数を計数しており、フレーム同期回
路が必要となるため、回路規模も大きくなる。ま
た、誤り検出に１フレーム以上を要し、時間がか
かるという問題もある。
従つて、各中間中継装置にこのような誤り検出
回路を設けるとコストアツプになりい際的ではな
い。
回路を設けるとコストアツプになりい際的ではな
い。
本発明の目的は、上記の欠点をなくすことにあ
り、回路規模も小さく、消費電力も小さくさらに
検出時間も早い、簡易な符号誤り検出方式を提供
するものである。
り、回路規模も小さく、消費電力も小さくさらに
検出時間も早い、簡易な符号誤り検出方式を提供
するものである。
本発明は、上記目的を達成するために、Ｎ−１
個の情報ビツトと１個の冗長ビツトのＮビツトを
１つのブロツクとし、冗長ビツトとして各ブロツ
クの情報ビツトのＭ番目のビツトの補符号を用
い、この補符号を各ブロツクの情報ビツトの
M′番目に挿入して符号化した伝送路符号を用い
る。
個の情報ビツトと１個の冗長ビツトのＮビツトを
１つのブロツクとし、冗長ビツトとして各ブロツ
クの情報ビツトのＭ番目のビツトの補符号を用
い、この補符号を各ブロツクの情報ビツトの
M′番目に挿入して符号化した伝送路符号を用い
る。
そして、これら複数ブロツクで１フレームを構
成して各ブロツクの送受信を行なうデイジタル通
信システムにおいて、 受信信号が１ビツトづつ入力されるとともに、
この受信信号を１ビツトづつ順次シフトしながら
Ｎビツト分格納するＮビツトシフトレジスタと、 該ＮビツトシフトレジスタのＭ番目とM′番目
のビツトとを比較する論理回路と、 受信信号をＮビツト分受信する毎に、該論理回
路の比較結果を検査し、比較結果が所定回数連続
して不一致を示す場合に同期状態と判定する同期
手段と、 受信信号をＮビツト分受信する毎に、該論理回
路の比較結果を検査し、該同期手段が同期状態と
判定している状態で、比較結果が一致を示す場合
に符号誤り発生を検出する検出手段とを備えるも
のである。ここでＮ、Ｍ、M′は自然数であり、
Ｎ≧Ｍ、Ｎ≧M′、Ｍ≠M′である。
成して各ブロツクの送受信を行なうデイジタル通
信システムにおいて、 受信信号が１ビツトづつ入力されるとともに、
この受信信号を１ビツトづつ順次シフトしながら
Ｎビツト分格納するＮビツトシフトレジスタと、 該ＮビツトシフトレジスタのＭ番目とM′番目
のビツトとを比較する論理回路と、 受信信号をＮビツト分受信する毎に、該論理回
路の比較結果を検査し、比較結果が所定回数連続
して不一致を示す場合に同期状態と判定する同期
手段と、 受信信号をＮビツト分受信する毎に、該論理回
路の比較結果を検査し、該同期手段が同期状態と
判定している状態で、比較結果が一致を示す場合
に符号誤り発生を検出する検出手段とを備えるも
のである。ここでＮ、Ｍ、M′は自然数であり、
Ｎ≧Ｍ、Ｎ≧M′、Ｍ≠M′である。
本発明では、同期回路と誤り検出回路の大部分
を共用化するとともに、１ブロツクＮビツトの内
の２ビツトを監視することによつて符号誤りを検
出を行つている。これは、符号誤りは、一般的に
ランダムに発生するため、Ｎビツト中の２ビツト
を監視することでも相当な確立で符号誤りを発見
できることに着目したものである。
を共用化するとともに、１ブロツクＮビツトの内
の２ビツトを監視することによつて符号誤りを検
出を行つている。これは、符号誤りは、一般的に
ランダムに発生するため、Ｎビツト中の２ビツト
を監視することでも相当な確立で符号誤りを発見
できることに着目したものである。
以下、本発明の実施例について、図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
第１図はフレーム構成を示し、Ａは１フレーム
の構成図、Ｂは、１ブロツク（Ｎビツト）の構成
を示す。第１図に示す符号は、パルス列の０連続
または１連続を抑圧するために用いられる伝送路
符号である。
の構成図、Ｂは、１ブロツク（Ｎビツト）の構成
を示す。第１図に示す符号は、パルス列の０連続
または１連続を抑圧するために用いられる伝送路
符号である。
第１図Ａの１フレームの中のＮ個の情報ビツト
を１ブロツクとし、複数のブロツク１フレームを
構成する。なお、１フレーム中の先頭ブロツクに
はフレーム同期パターンＦが含まれる。
を１ブロツクとし、複数のブロツク１フレームを
構成する。なお、１フレーム中の先頭ブロツクに
はフレーム同期パターンＦが含まれる。
１ブロツクの構成を第１図Ｂに示す。１ブロツ
ク中のＭ番目のビツトの補符号M′番目のビツト
に冗長ビツトとして付加する。即ち、Ｍ番目のビ
ツトが０の時は、M′番目のビツトとして１を付
加する。反対に、Ｍ番目のビツトが１の時は、
M′番目のビツトとして０を付加する。このよう
に符号化することにより、０連続、１連続を１ブ
ロツク単位（Ｎビツト単位）で抑圧できる。
ク中のＭ番目のビツトの補符号M′番目のビツト
に冗長ビツトとして付加する。即ち、Ｍ番目のビ
ツトが０の時は、M′番目のビツトとして１を付
加する。反対に、Ｍ番目のビツトが１の時は、
M′番目のビツトとして０を付加する。このよう
に符号化することにより、０連続、１連続を１ブ
ロツク単位（Ｎビツト単位）で抑圧できる。
次に、このＭ番目のビツトとM′番目のビツト
とでブロツク同期をとり、符号誤りを検出する場
合について第２図、第３図を用いて説明する。
とでブロツク同期をとり、符号誤りを検出する場
合について第２図、第３図を用いて説明する。
第２図は、ブロツク同期及び符号誤り検出回路
の実施例を示す回路図であり、第３図は第２図の
各部のタイムチヤートである。
の実施例を示す回路図であり、第３図は第２図の
各部のタイムチヤートである。
以下の実施例では、ブロツク内のＮ−１ビツト
の補符号をＮビツト目に付加した場合について説
明する。
の補符号をＮビツト目に付加した場合について説
明する。
中間中継装置では、受信データからクロツク信
号を抽出し、抽出したクロツク信号によつて受信
データの識別・再生を行なうことが一般的であ
り、第２図に示すＮビツトシフトレジスタ１には
識別・再生された受信データがDATA−IN端子
から入力される。また、Ｎビツトシフトレジスタ
１は、受信データから抽出されたClock信号が入
力され、このClock信号に同期して、受信データ
を１ビツトづつ順次シフトする。DATA−IN端
子からＮビツトシフトレジスタ１に入力された各
ビツトは、Ｎ個のClockパルスをＮビツトシフト
レジスタ１が受信すると、DATA−OUT端子よ
り出力される。
号を抽出し、抽出したクロツク信号によつて受信
データの識別・再生を行なうことが一般的であ
り、第２図に示すＮビツトシフトレジスタ１には
識別・再生された受信データがDATA−IN端子
から入力される。また、Ｎビツトシフトレジスタ
１は、受信データから抽出されたClock信号が入
力され、このClock信号に同期して、受信データ
を１ビツトづつ順次シフトする。DATA−IN端
子からＮビツトシフトレジスタ１に入力された各
ビツトは、Ｎ個のClockパルスをＮビツトシフト
レジスタ１が受信すると、DATA−OUT端子よ
り出力される。
Ｎビツトシフトレジスタ１の各ビツト位置と、
第１図Ｂに示す１ブロツク内の各ビツトとの対応
関係を第３図２〜５に示す。１ブロツク内の先頭
ビツトを１、最終ビツトをＮとして示している。
図から明らかなように、Ｎビツトシフトレジスタ
１のビツト位置１にブロツクの先頭ビツト１が格
納され、ビツト位置Ｎにブロツク内の最後ビツト
Ｎが格納された時、Ｎビツトシフトレジスタ１に
は、１ブロツク中の全ビツトが格納された状態と
なる。
第１図Ｂに示す１ブロツク内の各ビツトとの対応
関係を第３図２〜５に示す。１ブロツク内の先頭
ビツトを１、最終ビツトをＮとして示している。
図から明らかなように、Ｎビツトシフトレジスタ
１のビツト位置１にブロツクの先頭ビツト１が格
納され、ビツト位置Ｎにブロツク内の最後ビツト
Ｎが格納された時、Ｎビツトシフトレジスタ１に
は、１ブロツク中の全ビツトが格納された状態と
なる。
１ブロツク内のＮビツト目がＮ−１ビツト目の
補符号となつている。従つて、受信データに誤り
がなく、Ｎビツトシフトレジスタ１のビツト位置
Ｎに１ブロツク内のＮビツト目が格納された時、
Ｎビツトシフトレジスタ１のビツト位置Ｎ及びＮ
−１の出力が入力される排他的論理和及び否定回
路３の出力ｃは、第３図６に示すように、常に１
となる。
補符号となつている。従つて、受信データに誤り
がなく、Ｎビツトシフトレジスタ１のビツト位置
Ｎに１ブロツク内のＮビツト目が格納された時、
Ｎビツトシフトレジスタ１のビツト位置Ｎ及びＮ
−１の出力が入力される排他的論理和及び否定回
路３の出力ｃは、第３図６に示すように、常に１
となる。
つまり、Ｎビツトシフトレジスタ１に新たなＮ
ビツトを受信する毎に、言い換えれば、新しい１
ブロツクを受信する毎に、排他的論理和及び否定
回路３の出力ｃを検査し、この検査結果が例えば
４回連続して１となつた場合は、ブロツク同期が
とれている状態であると同期判定回路２は判定す
る。
ビツトを受信する毎に、言い換えれば、新しい１
ブロツクを受信する毎に、排他的論理和及び否定
回路３の出力ｃを検査し、この検査結果が例えば
４回連続して１となつた場合は、ブロツク同期が
とれている状態であると同期判定回路２は判定す
る。
このため、同期判定回路２は、第３図７に示す
ように、受信データにより抽出したClockを１／
Ｎ分周したタイミング信号ｄを作成し、これをア
ンドゲート５の一方に入力する。アンドゲート５
の他方には排他的論理和及び否定回路３の出力が
入力されている。同期判定回路２から出力される
タイミング信号ｄが第３図６に示すタイミング
（各ブロツクの先頭ビツトがＮビツトシフトレジ
スタ１のビツト位置１に格納されるタイミング）
と一致している時、アンドゲート５の出力は第３
図６に示すように１となる。同期判定回路２はタ
イミング信号ｄを出力したタイミングで、連続し
て４回、アンドゲート５の出力が１となることを
検出するとブロツク同期状態であるとして誤り検
出回路４を通知する。
ように、受信データにより抽出したClockを１／
Ｎ分周したタイミング信号ｄを作成し、これをア
ンドゲート５の一方に入力する。アンドゲート５
の他方には排他的論理和及び否定回路３の出力が
入力されている。同期判定回路２から出力される
タイミング信号ｄが第３図６に示すタイミング
（各ブロツクの先頭ビツトがＮビツトシフトレジ
スタ１のビツト位置１に格納されるタイミング）
と一致している時、アンドゲート５の出力は第３
図６に示すように１となる。同期判定回路２はタ
イミング信号ｄを出力したタイミングで、連続し
て４回、アンドゲート５の出力が１となることを
検出するとブロツク同期状態であるとして誤り検
出回路４を通知する。
ここで、第３図８に示すように、同期判定回路
２から出力されるタイミング信号ｄが第３図６に
示すタイミング（各ブロツクの先頭ビツトがＮビ
ツトシフトレジスタ１のビツト位置１に格納され
るタイミング）と一致していない場合、排他的論
理和及び否定回路３への入力は、特定ビツトとそ
の補符号が入力されてないため、アンドゲート５
の出力は不定である。従つて、この場合は、アン
ドゲート５の出力は、タイミング信号ｄのタイミ
ングで連続して１とはならず、０を検出すること
になるため、同期判定回路２は同期引き込みを行
なう。即ち、第３図８に示すように、タイミング
信号ｄの出力タイミングを１ビツト遅延させる。
タイミング信号ｄの出力タイミングが第３図８の
ように１ビツトだけ進んでいた場合には、この１
ビツト遅延操作によつて、ブロツク同期させるこ
とが可能であり、次のタイミング信号ｄの出力タ
イミングでは、アンドゲート５の出力は１とな
る。
２から出力されるタイミング信号ｄが第３図６に
示すタイミング（各ブロツクの先頭ビツトがＮビ
ツトシフトレジスタ１のビツト位置１に格納され
るタイミング）と一致していない場合、排他的論
理和及び否定回路３への入力は、特定ビツトとそ
の補符号が入力されてないため、アンドゲート５
の出力は不定である。従つて、この場合は、アン
ドゲート５の出力は、タイミング信号ｄのタイミ
ングで連続して１とはならず、０を検出すること
になるため、同期判定回路２は同期引き込みを行
なう。即ち、第３図８に示すように、タイミング
信号ｄの出力タイミングを１ビツト遅延させる。
タイミング信号ｄの出力タイミングが第３図８の
ように１ビツトだけ進んでいた場合には、この１
ビツト遅延操作によつて、ブロツク同期させるこ
とが可能であり、次のタイミング信号ｄの出力タ
イミングでは、アンドゲート５の出力は１とな
る。
同期判定回路２はこのようなタイミング信号ｄ
の遅延操作によつて、同期引き込みを行ない、受
信データの各ブロツクの先頭ビツトがＮビツトシ
フトレジスタ１のビツト位置１に格納されるタイ
ミングを探す。
の遅延操作によつて、同期引き込みを行ない、受
信データの各ブロツクの先頭ビツトがＮビツトシ
フトレジスタ１のビツト位置１に格納されるタイ
ミングを探す。
誤り検出回路４はアンドゲート５の出力を監視
している。同期判定回路２より、ブロツク同期状
態であることを通知された場合、誤り検出回路４
はアンドゲート５の出力が常に１となつているか
どうかを監視する。つまり、ブロツク同期状態で
は、受信データの各ブロツクのＮビツト目とＮ−
１ビツト目のいずれかに誤りがないかぎり、アン
ドゲート５の出力は常に１となる。もし、０を検
出した場合は、符号誤り発生を検出したとして、
Error信号を出力する。前述したように、符号誤
りは、一般的にランダムに発生するため、Ｎビツ
ト中の２ビツトを監視することでも相当な確立で
符号誤りを発見できる。
している。同期判定回路２より、ブロツク同期状
態であることを通知された場合、誤り検出回路４
はアンドゲート５の出力が常に１となつているか
どうかを監視する。つまり、ブロツク同期状態で
は、受信データの各ブロツクのＮビツト目とＮ−
１ビツト目のいずれかに誤りがないかぎり、アン
ドゲート５の出力は常に１となる。もし、０を検
出した場合は、符号誤り発生を検出したとして、
Error信号を出力する。前述したように、符号誤
りは、一般的にランダムに発生するため、Ｎビツ
ト中の２ビツトを監視することでも相当な確立で
符号誤りを発見できる。
なお、同期判定回路２が、アンドゲート５の出
力が連続して５回（５ブロツクに渡り）０となる
ことを検出した場合、同期はずれと判定し、再び
同期引き込みを行なう。
力が連続して５回（５ブロツクに渡り）０となる
ことを検出した場合、同期はずれと判定し、再び
同期引き込みを行なう。
この実施例では、４ブロツク連続して、アンド
ゲート５の出力が１となつた時、ブロツク同期状
態であると判定し、５ブロツク連続してアンドゲ
ート５の出力が０の時、ブロツク同期はずれと判
定する場合を説明した。これは、公知のフレーム
同期回路において、前方保護・後方保護がそれぞ
れ４段・５段の場合に相当するが、本発明では、
１フレーム内の各ブロツク単位に同期判定を行な
うので、それだけ同期引き込みが早くなる。
ゲート５の出力が１となつた時、ブロツク同期状
態であると判定し、５ブロツク連続してアンドゲ
ート５の出力が０の時、ブロツク同期はずれと判
定する場合を説明した。これは、公知のフレーム
同期回路において、前方保護・後方保護がそれぞ
れ４段・５段の場合に相当するが、本発明では、
１フレーム内の各ブロツク単位に同期判定を行な
うので、それだけ同期引き込みが早くなる。
以上、詳細に説明したように、本発明によれ
ば、伝送路符号の特性に着目して、同期及び符号
誤り検出を行なうものである。従つて、簡単なブ
ロツク同期回路と、ブロツク同期に用いた信号を
そのまま利用して符号誤り検出を行なうものであ
るから、回路規模は小さく、低コストの符号誤り
検出回路を提供できる。
ば、伝送路符号の特性に着目して、同期及び符号
誤り検出を行なうものである。従つて、簡単なブ
ロツク同期回路と、ブロツク同期に用いた信号を
そのまま利用して符号誤り検出を行なうものであ
るから、回路規模は小さく、低コストの符号誤り
検出回路を提供できる。
また、符号誤り検出は、１フレームのブロツク
単位に実施するものであるから、伝送速度より低
速で動作する回路で実現可能であり、低コストで
且つ消費電力の小さい符号誤り検出回路を提供で
きる。
単位に実施するものであるから、伝送速度より低
速で動作する回路で実現可能であり、低コストで
且つ消費電力の小さい符号誤り検出回路を提供で
きる。
従つて、各中間中継装置に容易に設置できる低
コストな符号誤り検出回路を実現でき、デイジタ
ル通信回線の信頼性向上及び保守効率の向上に寄
与するものである。
コストな符号誤り検出回路を実現でき、デイジタ
ル通信回線の信頼性向上及び保守効率の向上に寄
与するものである。
第１図は、フレーム構成図及びフレーム内のブ
ロツクの構成図、第２図はブロツク同期及び符号
誤り検出回路のブロツク図、該３図は、第２図の
動作を説明するためのタイムチヤートである。 図中、１はＮビツトシフトレジスタ、２は同期
判定回路、３は排他的論理和及び否定回路、４は
誤り検出回路、５はアンドゲートである。
ロツクの構成図、第２図はブロツク同期及び符号
誤り検出回路のブロツク図、該３図は、第２図の
動作を説明するためのタイムチヤートである。 図中、１はＮビツトシフトレジスタ、２は同期
判定回路、３は排他的論理和及び否定回路、４は
誤り検出回路、５はアンドゲートである。
Claims (1)
- 【特許請求の範囲】 １ Ｎ−１個の情報ビツトと１個の冗長ビツトの
Ｎビツトを１つのブロツクとし、冗長ビツトとし
て各ブロツクの情報ビツトのＭ番目のビツトの補
符号を用い、この補符号を各ブロツクの情報ビツ
トのM′番目に挿入して符号化した伝送路符号を
用い（Ｎ≧Ｍ、Ｎ≧M′、Ｍ≠M′、Ｎ、Ｍ、M′は
自然数）、 複数ブロツクで１フレームを構成して各ブロツ
クの送受信を行なうデイジタル通信システムにお
いて、 受信信号が１ビツトづつ入力されるとともに、
この受信信号を１ビツトづつ順次シフトしながら
Ｎビツト分格納するＮビツトシフトレジスタと、 該ＮビツトシフトレジスタのＭ番目とM′番目
のビツトとを比較する論理回路と、 受信信号をＮビツト分受信する毎に、該論理回
路の比較結果を検査し、比較結果が所定回数連続
して不一致を示す場合に同期状態と判定する同期
手段と、 受信信号をＮビツト分受信する毎に、該論理回
路の比較結果を検査し、該同期手段が同期状態と
判定している状態で、比較結果が一致を示す場合
に符号誤り発生を検出する検出手段とを備えたこ
とを特徴とする符号誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192574A JPS5894253A (ja) | 1981-11-30 | 1981-11-30 | 符号誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192574A JPS5894253A (ja) | 1981-11-30 | 1981-11-30 | 符号誤り検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5894253A JPS5894253A (ja) | 1983-06-04 |
| JPH0530095B2 true JPH0530095B2 (ja) | 1993-05-07 |
Family
ID=16293541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192574A Granted JPS5894253A (ja) | 1981-11-30 | 1981-11-30 | 符号誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5894253A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123329A (ja) * | 1982-12-29 | 1984-07-17 | Nec Corp | 符号誤り検出方式 |
| GB2223913A (en) * | 1988-10-15 | 1990-04-18 | Electronic Components Ltd | Data communication system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162918A (ja) * | 1974-11-29 | 1976-05-31 | Yaskawa Denki Seisakusho Kk | Hantenrensochetsukunikakarudensohoho |
-
1981
- 1981-11-30 JP JP56192574A patent/JPS5894253A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162918A (ja) * | 1974-11-29 | 1976-05-31 | Yaskawa Denki Seisakusho Kk | Hantenrensochetsukunikakarudensohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5894253A (ja) | 1983-06-04 |
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