JPS59205843A - ビツト列における誤りを検出する回路及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は誤り検出回路に関し、特にｌ（リテイチェツク
を組込んだディジタルビット列における誤シを検出する
回路に関する。

発明の背景 ディジタル伝送システムにおいて誤りを検出する共通技
術は、パリティチェックを使うことにある。この計画に
従って、送信機におけるデータビットは各セクション、
すなわち少なくともひとつのパリティビラトラ有するブ
ロックに分割されている。各フロックの内部では、パリ
ティビットの値は１（またはＯ）の数が奇数、または偶
数になるよう選択烙れている。後者は偶数パリティとし
て参照されるものであり、前者は奇数ノくリテイとして
参照されるものである。勿論、一連のブロックのパリテ
ィはすべて奇数、すべて偶数、あるいはその組合せとす
ることができる。受信機では、各ブロックのパリティは
計算され、ヒット誤シが発生しているがどうがを確認す
るために、それぞれ受信されたパリティピットにより搬
送された情報と比較される。

各フロックに対するパリティの割算は、いったん各チー
タフロックを照合したならば、比較的簡単々事柄である
。データフロックの照合はより困難な仕事である可能性
があり、データ伝送が連続していて、正しくない伝送の
期間の後にフロックを再配置で酋る誤り検出回路が希望
されるようなシステム応用においては、特に困難な仕事
である可能性がある。

この機能を付与するために、データブロックに比べて固
定位置において容易に照合しうるヒツトパターンをビッ
ト列に加えている。例えば、時分割信号を伝送するシス
テムにおいては、循環形フレーミンクビットパターンを
最初に配置した後で、データブロックを典型的に配置し
である。この技術が満足に働らいている期間に、フレー
ミングヒツトパターンを頭初に配置することによりデー
タブロックを照合することは、本質的に２ステツプのプ
ロセスである。しかしながら、得られている誤シ検出回
路のコストと、所要電力と、物理的寸法とは多くのシス
テム応用の要求に合致するものではない。フレーミング
回復回路を通常は必要とせず、利用できる空間と電力と
が限定されるようなディジタル信号再生成装置において
誤シ検出が希望される処では、これは特に切火である。

線上げたデータブロック照合回路を必要としないで誤り
検出を行うための従来技法では、一定の加９したディス
パリティを備えたディシタルイ＠−９フォーマットを使
用することである。（例えば、米合衆国特許第４，１２
１，１９５号を参照。）Ｎ一定の加算したディスパリテ
ィ〃と云う術語は、十分な時間にわたって、論理蟻１〃
の論理ＳＳ　Ｑ　Ｉｆ　に対する比が事実上一定である
ことを意味している。その結果、ヒツト誤シの存在は、
あらかじめ定められたビット値上でトグル（ｔｏｇｇｌ
ｅ　）　シている双安定デバイスの平均直流出力の変化
を検出することにより、監視することができる。この方
法の欠点は、微細な直流変化を検出するのに高価な比較
器が必要であるか、あるいは各デー；７フロツク、すな
わちパリティピット間の間隙を小さく保たなければなら
ないことである。

前者は明らかにコストの点から好−ましくなく、また後
者は信号伝送効率を減少させるものである。

発明の概要 本発明は、パリティチェックを組込んでいるデータフロ
ック列から成立つディジタルビット列において誤Ｉ）を
検出する問題に帰着するものである。本発明によれば、
誤り監視位置において双安定デバイスが到来するヒツト
列金監祝し、あらかじめ定められたビット値の生起に応
答してトグルするものである。双安定デバイスの出力は
ビットレートの約数でサンブリンクされ、誤シの存在は
サンプリンタした出力の変化を時間領域で試験すること
によシ決定される。この技法は、信号伝送効率を大幅に
減することなく、高速度ディジタル伝送システムのサー
ビス期間内に誤り監視を行うのに容易に使用できるので
、特に有利である。

第１図は、本発明により、送信機１０から受信機１１へ
経路１０１を介して時分割多重信号を送信するディジタ
ル通信システムの内部に置かれた誤シ検出回路を示す図
である。

図示したように、誤シ検出回路１００は、は５１４４メ
力ビツト／秒のビットレートを有する同期ヒツト列の誤
シをインサービス状態で監視するための再生成装置１０
−１の内部に置かれている。それぞれ誤り検出回路１０
０を組込んでいる再生成装置１０−２〜１０−Ｍは、明
らかに図示する目的で、ブロック形としてのみにより示
されている。

送信機においては、送信すべきデータヒツトは互いに瞬
接したデータブロックと、パリティビットとに分割され
、ここでＰは論理１の数を偶数にセットするため各フロ
ックに付加されている。パリティヒツトを含むデータフ
ロックのヒツト数は、この後でＮとして照合されるもの
である。斯かるデータフロックのひとつが図７Ｊ＜　し
てある。データフロックば６クルーブから成り、各クル
ープは５個の信号（Ｓ）ヒツトでインターリーブした３
０個の情報（Ｉ）ヒツトから成るものである。Ｐヒツト
のパリティはフロックの端部にイー１加さね５、それゆ
えＮ＝１８６　　である。

誤り検出器１００は、経路１０１に接続された双安定デ
、ハイスから成立っている。経路１０１上の各論理Ｘ＼
１〃の生起に応答して、ラインクロックＣＬＫと同期し
て、デバイス１０３はひとつの状態から他の状ｊ魚へと
スイッチするか、あるいはトグルする。リート１０２を
介してデバイスに供給きれた信号ＣＬＫは、従来のクロ
ック再生回路（図示していない）を使用して、経路１０
１上のヒツト列から抽出できる。

クロック割算回路１０４は、信号ＣＬＫ’ｉＮに分割す
るものである。リート１０５を介してＣＬＫ／Ｎにより
クロックしているＤ形フリップフロップは、ＮＣＬＫが
出力状ｒ心ｗ　Ｑ出力とり−ト１０９との状態へとパル
スしてケートするごとに、リート１０６上に現れている
デバイス１０３の出力状態ヲサンプリングするものであ
る。マイクロプロセサ１１０はリート１０９の状態を試
験し、それから経路１０１上・＼伝送きれているヒツト
列の誤りの存在、あるいは非存在を決定するものである
。

マイクロプロセサ１１０ｃＩ）動作を理解するため、各
チータフロックが偶数パリティを有し、フリップフロッ
プ１０７がＰヒツト時間でクロックされている場合、す
なわち、双安定デバイスがＰヒツトを受信した直後では
、リート１０９の状態はビット誤りの存在しない場合に
一定に保たれている。チータフロックのひとつにおいて
偶数のヒツト誤シが存在するならば、同様の結果が得ら
れる。いっぽう、チータフロックの０・とつにおいて奇
数のヒツト誤りが存在するならば、フリップフロップ１
０７がＰヒツト時間でクロックしている時にリート１０
９の状態は変化する。従って、マイクロプロセサ１１０
はリート１０９の状、態、すなわち論理レベルの遷移を
試験している。指定された時間間隔であらかじめ定めら
れた数の論理レベル遷移が見出されない場合には、マイ
クロプロセサ１１０では、フリップフロップ１０７がＰ
ビットの時間でクロックされていて、リート１０９の試
験を続けているものと仮定している。しかしながら、指
定された時間間隔内で、あらかじめ定められた数の論理
レベル遷移が！、’　−１”　１０９上で生ずるならば
、この仮定は正しくないと考えられ、リート１０８上の
スリップ信号を介して一ヒツト期間にわたって、マイク
ロプロセサ１１０は、クロック割算回路１０４を禁止す
る。回路１６４におけるこの糸上は、−ヒツト期間たけ
双安定デ／＼イス１０３の出力のサンブリンクをスリッ
プさせるものである。

そこで、ｄ；１定された時間間隔内であらかじめ定めら
れた数の論理レベル遷移がり一ト１０９上で生起するな
らば、リート１０９の試験は一ビット、１ｉＪＩ間だけ
ＣＬＫ／Ｎを同じスリップをさせてから再開始する。最
後に、少なくともＮヒツト期間だけＣＬＫ／Ｎ　　”ｔ
スリップきせた後でも、あらかじめ定められた数の論理
レベルを持続するならば、誤り信号が！、Ｉ　−ト１６
上ｒｔｃ発生する。この誤り信号は他の誤り検出回路力
・らの相当する信号と共に、遠隔地での誤り監視のため
の中央位置に供給することができる。

マイクロプロセサ１１０Ｉ″ｉ、リート１０９上の論理
レベル遁移ヲカウントするためのカウンタ１１４と、中
央処理装置（ＣＰＵ　）　１１２と、ランダムアクセス
メモリ（ＲＡＭ）１１１と、入出力（Ｉｌｏ　）ユニッ
ト１１３とから成立つ。ＣＰＵ１１２と、ＲＡＭＩ　１
１と、１　／　ｏユニット１１３とは相互に、ハス１１
５によって持続されている。

第２図を参照すると、これは流れ図によシマイクロプロ
セサ１１０の動作を記述したものである。図示した流れ
図は、３つの異なったシンボルを含むものである。卵形
のシンボルは、ブロクラムルーチンの入口と出口とを示
す。動作フロックとして共通に参照されている方形のシ
ンボルは、実行だれるへき特定の動作ステップを記述し
たものである。最後ＶＣ、タイアモント形のシンボルは
典型的には条件例き分岐点として参照され、実行すべき
次の動作ステップを決定さぜるためのマイクロプロセサ
６１こより実行されるテス［・を記述したものである。

第２図の流れ図に示すように、サンプリンクされた双安
定テハイス出力を試験するためのルーチンは、卵形２０
０において入っている。動作フロック２０１はパラメー
タＴＩＭＥ（時ｌｉ：ｉ１）を１ミリ秒にセットさぜ、
ＥＲＲＯＲ８（誤り）を２０にセットさせ、ＴＲＹＳ　
（試行）を・１００にセットさぜ、５ＬＩＰ　（スリッ
プ）をＮすなわち１８６にセットさせている。この初期
設定の後、動作フロック２０２に示すにうに、ＣＩ）じ
１１２はカウンタ１１４のカウントを１□ヅ商（１−１
し、結果をＲＡＭＩＩＩの位置Ａに記憶する。動作ブロ
ック２０３により指示されているように、ＴＩＭＥの遅
れの後、すなわち１ミリ秒の後に、カウンタ１１４のカ
ウントは＋ｌｒび１流出され、結果はＲＡＭＩＩＩの位
置１３に記憶きれている。このカウンタ１１４０カウン
トの第２の胱出し、および記憶は、動作フロック２０４
に示されている。　　　　゛条件て・］き分岐点２０５
は、ＲＡＭの位置ＡとＢとの内部での内容の比較を示す
ものである。Ｂ−Ａの差が２０より小さいならば、ルー
チンはｌｊυ作箱２０２に戻る。この差が２０Ｊ−り大
きいならば、ルーチンは動作ブロック２０６に進み、動
作箱２０６の内部に示すように、パラメータＴＲＹＳ　
（試行）は１だけ減分する。

条Ｈ：付き分岐点２０７ｔＤ、ブロック２０６によって
示した動作に続く。パラメータＴＲＹＳ（試行）が零に
等しくないならば、ルーチンは動作フロック２０２に戻
り、いっぽう、パラメータＴＲＹＳ　（試行）が零に等
しいならば、ルーチンは動作箱２０８に進む。ブロック
２０８において、リート１０８上のスリップ信号を発生
するため、ハス１１５を介してＣＰＵ１１２はＩ１０ユ
ニット１１３に向かう。

このスリップ信号は、−ヒツト期間だけクロック割算回
路１０４を禁止する。

いったんスリップ信号が送出されたなうばパラメータの
スリップｉｄ１だけ減分し、パラメータＴＲＹＳ　　（
試行）は１００にリセットさ′Ｉ′Ｌることを動作箱２
０９は指示している。／＜ラメータのスリップが零に等
しくないか、あるいは動作ブロック２１１に進むならば
、条件例き分岐点２１０により示したようなルーチンは
動作ブロック２０２に戻る。ここで、動作ブロック２１
１において、リート１１６上で誤り信号を発生するため
にＣＰＵ１１２はＩ１０ユニット１１３に向かう。この
誤り信号が発生した後で、卵形２１２により指示された
ようにルーチンは終了する。

動作ブロック２０１〜２０４における上記動作ｉ／Ｊ、
１８６ビツトの連続データブロックに分割された１４４
メガヒツト／秒のヒツト列を伝送している。公示したテ
イシタルシステムに適用された場合には、はソ７７０の
チータブロック全体にわたって、リート１０９上で論理
レベル遷移の数を試験することと等価である。２０の斯
かる遷移が生起し、７７０のチータブロックから成る少
なくとも１００の果合を主張するものとすれば、ＣＬＫ
／Ｎ信号は−ヒット期間だけスリップする。それゆえ、
通信システムにおける欠陥が大多数のチータブロック全
体にわたって、ランダム数のヒツト誤りを生せしめると
考え。ヒツト誤りの非存在がデータブロックロタシのヒ
ット誤シ数が偶数であることと区分できないと云う事実
は重要な問題ではない。

本発明は特定の実施例に関して記載したものであるが、
本発萌の精神と範囲とを越えることなく変形ケ行うこと
ができる。例えば、第１に、本発明は伝送されたヒツト
列がそれぞれＪｊえられたパリティを有するデータブロ
ックに分割されているようなディジタル伝送システムに
おいて使用できるものである。この与えられたパリティ
は奇数、偶数、あるいはそれらを組合せたものとするこ
とができる。

パリティを奇数に変更するか、あるいは奇数と偶数との
組合せることは、単にリート１０９の伏態ヲ一定の状態
から、あらかじめ定めらｆ’した方法で論」里しベルを
両レベル間で交替できるような可変状態へと変えている
にすぎない。ＪＱ」侍された遷移、例えば誤りの存在し
ない場合のものは、それゆえマイクロプロセサに記１．
ハでき、リート１０９上に実除に現れているものと比較
できる。第２に、開示した実施例においてパリティビッ
トはデータブロックの終シに現れているが、データブロ
ックの内部のパリティビットの位ｔｕ任意である。

あらかじめ定められた位置を使用できる。最後に、回路
動作に影響を力えないでデータブロックあたシ複数のパ
リティビットを使用することができる。

【図面の簡単な説明】

第１図は、テイジタル通信システムの内部における、本
発明の一実施例を示すブロック系統図である。 第２図は、第１図に示したマイクロプロセサの動作を示
す流れ図である。 〔主要部分の符号の説明〕 誤りを検出する回路・・・１００ トグルさせる手段・・・１０３ サンプリングする手段・・・１０４ 比較する手段・・１１０ ＦＩ６．２ 第１頁の続き ン アメリカ合衆国０７７５３ニユージ ヤーシイ・モンマウス・ネプチ ューン・ダグラス・ドライヴ６ ０発　明　者　クラーク・シルヴエスター・ラヤン アメリカ合衆国０７７０１ニユージ ヤーシイ・モンマウス・レッド ・バンク・モアフォード・ブレ イス１９

Claims (1)

1. 【特許請求の範囲】 （１）通常のヒツトレートを有しかつそれぞれ布えられ
   たパリティを有するチータフロック列から成るヒツト列
   における誤９を検出する回路であって、 あらかじめ定められたビット値の生起に応答して２つの
   状態間でトグルさせる手段と、 前記ヒツトレートの約数で該トグルの状７１　ｆサンブ
   リンクする手段と、 前記サンブリンクされた状態をあらかじめ定められた規
   則と比較する手段と を含むヒツト列における誤りを検出する回路。 （２、特許請求の範囲第１項記載の回路であって、 前記データブロックが互いに隣接しており、且つ、与え
   られたパリティが偶数であることを特徴とするヒツト列
   における誤りを検出する回路。 （３）特許Ｒ’ｌ’Ｊ求の範囲第１項記載の回路であっ
   て、 前記ヒツトレートの約数が前記データフロックのそれぞ
   れにおけるヒツト数により除算された該名目上のピット
   レートＣ（等しいもので・ちることを特徴とするヒツト
   列における誤りを検出する回路。 （４）特Ｗ１嬬ｊ！ｊ求の範囲第１項〜第３項の・いず
   れか１項に記載の回路であって、 前自己データフ゛口′ンクのそれぞれがひとつのパリテ
   ィヒツトを含む１８６ヒツトから成立つことを特徴とす
   るヒツト列における誤りを検出する回路。 （５）特許請求の範囲第１項ないし４項のいずれか１項
   に記載の回路であって、 試験手段が、前記あらかじめ定められた規則が満足され
   ない場合に、１ヒツト期間にわたって前記サンプリング
   手段を禁止するように設けられていることを特徴とする
   ｈット列における誤シを検出する回路。 （６）特許請求の範囲第４項記載の回路であって、 前記試験手段は、前記データブロックにおけるヒツト期
   間の数よりも小さくはないビット期間数によシ前記サン
   プリング手段を禁止した後で、前記あらかじめ定められ
   た規則が満足されない場合に誤り信号を生成するための
   ものであるように設けられていることを特徴とするビッ
   ト列における誤り全検出する回路。 （７）特許請求の範囲第１項記載の回路であって、 前記データブロックのそれぞれが、最後のビット位置に
   あるパリティビットを備えていることを特徴とするビッ
   ト列における誤！ｌｌを検出する回路。 （８）特許請求の範囲第１項記載の回路であつ前記サン
   プリング手段が前記データブロックのそれぞれに応答し
   て生起する状態のトグルの部分集合をサンプリングする
   ためのものであり、且つ、前記部分果合゛の大きさは前
   ６己各データブロツクにおけるパリティピットの数に等
   しいものであることを特徴とするビット列における誤シ
   を検出する回路。 （９）　　名目上のビットレートを有し、かつそれぞ九
   与えられたパリティを有するデータブロック列から成立
   つビット列における誤りを検出する方法であって、 該パリティのあらかじめ定められたビット値の生起に応
   答して２つの状態間でトグルし、 前記ビットレートの約数で該トグルの状態をサンプリン
   グし、 あらかじめ定められた規則に対してサンプリングした状
   態を比較する ことを特徴とするビット列における誤りを検出する方法
   。 （１０特許請求の範囲第９項記載の方法であって、 前記各ブロックが少なくともひとつのデータヒツトと、
   少なくともひとつのＩ（リテイヒットとから成立ち、且
   つ、 前記サンプリング手段が前記データブロックのそれぞれ
   に応答して生起しているトグルの状態の部分集合のもの
   であって、前記部分集合の大きさが前記各プロ・ンクに
   おけるパリティビットの数に等しいものであり、 １ｊｉＪ記サンプリングされた部分果合における変化は
   ブロックごとに検出される ことを特徴とするビット列にお・ける誤りを検出する方
   法。