JPH05130160A - 信号断検出回路 - Google Patents

Abstract

(57)【要約】 【目的】ｎ列パラレル信号を伝送する装置におけるブロ
ック間信号断検出を簡単な回路構成でかつ確実に行う信
号断検出回路を提供することを目的とする。 【構成】ｎ列の信号のうち対応する列の信号Ｄ１〜Ｄｎ
がそれぞれ印加される第１〜第ｎの変化点検出回路Ｑ１
〜Ｑｎを縦続接続し、第ｎの変化点検出回路Ｑｎの出力
を第１の変化点検出回路Ｑ１に接続して、リング状に形
成すると共に、第ｎの変化点検出回路Ｑｎの出力を断検
出回路ＤＴ１に接続して構成する。各変化点検出回路Ｑ
１〜Ｑｎは前段の変化点検出回路から所定レベルの出力
が印加されたとき、印加後の最初の変化点で所定レベル
の出力を後段の変化点検出回路に順次送出して、リング
状に各変化点検出回路Ｑ１〜Ｑｎは動作して行き、断検
出回路ＤＴ１は第ｎの変化点検出回路Ｑｎの出力が予め
設定された時間以上変化しない場合に信号断を検出す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル伝送装置お
装置内各ブロック間伝送等のパラレル信号の信号断を監
視する方式に関する。

【０００２】装置の高度化・高機能化に伴い、各回路ブ
ロックの高集積化と信号伝送の複雑化・障害の自己監視
強化の要望等をより木目細かに各ブロック間を監視する
必要性が出て来たため、ブロック間のパラレル信号を簡
単に監視できる手段が要望されている。

【０００３】

【従来の技術】従来のディジタル伝送装置の装置内各ブ
ロック間伝送等における信号断や信号劣化の監視として
は、一般的には切り分けを必要とする単位毎に、信号に
パリティービットを付加したりして、信号断、又は劣化
検出が行われているが、パラレル信号のｎ列信号の場合
には、図６に示す例のような信号断検出回路により、信
号断検出を行っていた。

【０００４】ｎ列信号の各信号Ｄ１〜Ｄｎ毎に断検出を
行う入力断検出器ＤＴ１〜ＤＴｎを並列に設け、それぞ
れの入力断検出回路ＤＴ１〜ＤＴｎにクロック信号を供
給し、予め設定している時定数以上入力された信号に変
化がない場合には、信号断検出を行い、各断検出回路Ｄ
Ｔ１〜ＤＴｎの出力をＯＲゲートＯＲ１に集め、ｎ列信
号の１信号でも断が検出されると、信号断情報を出力す
るようにしていた。

【０００５】

【発明が解決しようとする課題】しかしながら、図６に
示すようなパラレル信号のｎ列信号断検出回路の例で
は、ｎ個の信号とクロック信号とのｎ＋１個の信号につ
いて、それぞれの信号断を検出する回路が必要となり、
回路規模が大きくなってしまう等の欠点があった。スペ
ースの関係で回路規模を大きくできなく、ｎ列信号のう
ちの１信号だけの信号断検出を設けた場合は、信号断検
出については確実性に欠けると言う問題があった。

【０００６】本発明は、係る問題を解決するもので、パ
ラレル信号を伝送する装置のブロック間信号断検出を簡
単な回路構成で、かつ確実に行う信号断検出回路を提供
することを目的とする。

【０００７】

【課題を解決するための手段】図１は、本発明に係わる
信号断検出回路の原理構成図例で、ｎ列信号についての
例を示す。

【０００８】図１中、Ｑ１〜Ｑｎは変化点検出回路、Ｄ
Ｔ１は断検出回路である。本発明は、ｎ列の信号断を検
出する際、ｎ列のうちの対応する列の信号が、それぞれ
印加される第１〜第ｎの変化点検出回路Ｑ１〜Ｑｎを、
縦続接続してリング状に形成すると共に、該第ｎの変化
点検出回路Ｑｎの出力側を断検出回路ＤＴ１に接続した
構成とする。それぞれの該変化点検出回路Ｑ１〜Ｑｎ
は、前段の該変化点検出回路Ｑｎ，Ｑ１〜Ｑｎ−１から
所定レベルの出力が印加されたとき、印加後の最初の信
号の変化点で、該所定レベルの出力を後段の該変化点検
出回路Ｑ２〜Ｑｎ，Ｑ１に順次、送出すると共に、前段
の該変化点検出回路Ｑｎ，Ｑ１〜Ｑｎ−１をリセットす
る。また、該第ｎの変化点検出回路Ｑｎからは該所定レ
ベルの出力を該断検出回路ＤＴ１に印加することによ
り、該断検出回路ＤＴ１は、該第ｎの変化点検出回路Ｑ
ｎからの出力が所定時間以上、変化しないことを検出し
たとき、ｎ列の信号断の警報を送出するようにする。

【０００９】また、それぞれ該変化点検出回路Ｑ１〜Ｑ
ｎをクロック信号で動作させ、該断検出回路ＤＴ１は、
該第ｎの変化点検出回路Ｑｎからの出力が所定時間以
上、変化しないことを検出したとき、信号断の警報を送
出するようにする。

【００１０】

【作用】本発明によれば、信号断を検出するｎ列信号の
信号の数だけの変化点検出回路Ｑ１〜Ｑｎを縦続接続
し、かつ、第ｎの変化点検出回路Ｑｎの出力を第１の変
化点検出回路Ｑ１の入力へ接続してリング状に形成す
る。またそれぞれの変化点検出回路Ｑ１〜Ｑｎの各出力
を前段の変化点検出回路Ｑｎ〜Ｑｎ−１のリセット信号
入力に接続し、更に第ｎの変化点検出回路Ｑｎの出力に
断検出回路ＤＴ１を接続してｎ列信号の信号断を検出す
る回路を構成する。

【００１１】各変化点検出回路Ｑ１〜Ｑｎには、ｎ列信
号の各信号Ｄ１〜Ｄｎがそれぞれ順に対応して入力さ
れ、各変化点検出回路Ｑ１〜Ｑｎはそれぞれ前段の変化
点検出回路Ｑｎ〜Ｑｎ−１が動作して所定レベルの信号
が出力されると、動作可能となるよう制御されているた
め、ｎ列信号の各信号が正常に各変化点検出回路Ｑ１〜
Ｑｎに入力されていれば、各変化点検出回路Ｑ１〜Ｑｎ
は順次リング状に動作を繰り返して行く。

【００１２】図１について動作を説明すると、変化点検
出回路Ｑ１〜Ｑｎには入力信号の立上りで動作する回路
と、立下りで動作する回路とがあるが、本発明では、変
化点検出回路は入力信号の立上りで動作する回路として
説明をする。

【００１３】本発明における入力信号の立上りで動作す
る回路が動作可能状態にある場合、即ち、後段の変化点
検出回路によりリセットされて、出力がＬの状態に保持
され、かつ、前段の変化点検出回路の出力がＨの状態に
ある場合に、ｎ列信号の該当する列の入力信号がＬから
Ｈに立上ると動作するものとして説明する。

【００１４】最初、入力されるｎ列信号の各信号の１ビ
ット目の時点では、第１の変化点検出回路Ｑ１に入力す
る信号Ｄ１はＬからＨに立上るものとすると、第１の変
化点検出回路Ｑ１の出力（１）の信号は立上り、Ｌから
Ｈとなる。この第１の変化点検出回路Ｑ１の出力（１）
の立上りで、第２の変化点検出回路Ｑ２が動作可能状態
となると共に前段である第ｎの変化点検出回路Ｑｎをリ
セットし、第ｎの変化点検出回路Ｑｎの出力をＨからＬ
に変化する。

【００１５】次の２ビット目の信号入力に、もし第２の
変化点検出回路Ｑ２に入力される信号Ｄ２の２ビット目
が立上っていれば、第２の変化点検出回路Ｑ２は動作可
能状態にあるので動作し、出力（２）がＬからＨに立上
がる。この出力（２）の立上りで第３の変化点検出回路
Ｑ３が動作可能状態になり、また、第１の変化点検出回
路Ｑ１がリセットされ、出力（１）がＨからＬに変換す
る。

【００１６】続いて、動作可能状態にある第３の変化点
検出回路Ｑ３に入力する信号Ｄ３が立上るとき、第３の
変化点検出回路Ｑ３は動作し、出力（３）を立上げ、第
４の変化点検出回路Ｑ４を動作可能状態にし、第２の変
化点検出回路Ｑ２をリセットする。

【００１７】このようにして、順次順送りで動作して行
き、最終段の第ｎの変化点検出回路Ｑｎが動作したとき
は、第ｎの変化点検出回路Ｑｎの出力（ｎ）の立上りで
後段の第１の変化点検出回路Ｑ１を動作可能状態にする
と共に前段の第ｎ−１の変化点検出回路Ｑｎ−１をリセ
ットし、順次、動作を繰り返す。

【００１８】このような各変化点検出回路Ｑ１〜Ｑｎの
動作において、正常に動作しているときは、第ｎの変化
点検出回路Ｑｎの出力（ｎ）が変化する時間より予め設
定されている時間は十分長い時間に設定されているた
め、断検出回路ＤＴ１では断検出はされない。

【００１９】しかしながら、ｎ列信号のうちのいずれか
の信号が断、或いは動作停止になると、順送りが途絶え
るため、第ｎの変化点検出回路Ｑｎの出力（ｎ）は、順
送りが途絶えた後は、Ｈか又はＬかの状態を継続し、予
め設定されている時間より長くなったとき、断検出回路
ＤＴ１により、信号断が検出される。

【００２０】このとき、信号断検出の時定数Ｔｄとして
は、各信号の同符号連続の最大値をＮｍビットと、１ビ
ットの周期をｔとすると、 Ｔｄ＞ｎ×Ｎｍ×ｔ でなければならない。

【００２１】例えば、ｎ＝８、Ｎｍ＝１０（ビット）、
ｔ＝１（μｓｅｃ）とすると、 ｎ×Ｎｍ×ｔ＝８×１０×１＝８０ となり、ｎ列信号の各信号の１ビットの周期が１μｓｅ
ｃ、即ち周波数が１ＭＨｚであれば、ｎ列信号のいずれ
かの信号の同符号連続が１０回に達すると信号断検出す
るように設定するのであれば、信号断検出の時定数Ｔｄ
としては、８０以上となる。

【００２２】このように、ｎ列信号のうちのいずれかの
信号が断、又は、動作停止すると、この変化点検出回路
Ｑ１〜Ｑｎで構成するカウンターは動作を停止し、断検
出回路ＤＴ１は設定された時定数Ｔｄ後に信号断情報を
出力する。

【００２３】また、図１において、点線で示すように、
各変化点検出回路Ｑ１〜Ｑｎに、クロック信号を供給
し、クロック信号の立上りで動作させるような変化点検
出回路にすれば、クロック信号断検出を行うことが可能
となる。

【００２４】即ち、各信号Ｄ１〜Ｄｎについて、各信号
Ｄ１〜Ｄｎの立上りで各変化点検出回路Ｑ１〜Ｑｎが動
作する前に、各信号Ｄ１〜Ｄｎをクロック信号の変化
点、例えば立上り点で各信号Ｄ１〜Ｄｎのその時の状態
を一旦保持させる機能を変化点検出回路に設けることに
より、クロック信号が断、或いは動作停止になったとき
には、信号Ｄ１〜Ｄｎはすべて一定のレベルに固定され
るため、断検出回路ＤＴ１で断検出を行うことができ
る。

【００２５】

【実施例】本発明に係わる信号断検出回路の実施例で３
列信号の場合の例を図２に示す。また、図２の例につい
てのタイムチャート例を図３に示す。

【００２６】図中、図１と同じ符号は同じものを示し、
Ｑ１〜Ｑ３は変化点検出回路としてのＤ型フリップフロ
ップを使用した例である。変化点検出回路Ｑ１〜Ｑ３に
は、パラレル３列信号の各信号Ｄ１〜Ｄ３をＣＬＫ端子
に、また、前段出力をＤ端子に入力し、ＣＬＫ端子，Ｄ
端子の入力信号が共にＨレベルであれば出力をＨレベル
にする。そして次段の変化点検出回路の出力信号をＲ端
子に入力し、もし、Ｒ端子への入力信号がＨレベルであ
ればリセットを行なうようにしたものである。

【００２７】以下に図２について、図３を参照しなが
ら、動作の概要を説明する。本回路が使用可能状態にな
ったとき、図示しないが、別の回路で最終段第３の変化
点検出回路Ｑ３の出力（３）、言い換えれば、第１の変
化点検出回路Ｑ１のＤ端子をＨレベルにして保持してお
く。

【００２８】先ず、信号Ｄ１が第１の変化点検出回路Ｑ
１のＣＬＫ端子に入力され、信号入力の１ビット目の時
点で、ＬからＨに立上ると、第１の変化点検出回路Ｑ１
の出力（１）は立上り、ＬからＨになる。この立上り
で、第２の変化点検出回路Ｑ２を動作可能状態にすると
共に、第３の変化点検出回路Ｑ３をリセットし、第３の
変化点検出回路Ｑ３の出力（３）をＨからＬに変換す
る。

【００２９】次の信号入力の３ビット目において、信号
Ｄ２が立上っているので、第２の変化点検出回路Ｑ２が
動作し、第２の変化点検出回路Ｑ２の出力（２）を立上
げ、ＬからＨに変換する。この立上りで、第３の変化点
検出回路Ｑ３を動作可能状態にすると共に、第１の変化
点検出回路Ｑ１をリセットし、出力（１）をＨからＬに
変換する。

【００３０】続いて、信号入力４ビット目で、信号Ｄ３
が立上っており、第３の変化点検出回路Ｑ３が動作し
て、出力（３）を立上げ、ＬからＨに変換する。この立
上りで、第１の変化点検出回路Ｑ１を動作可能状態にす
ると共に、第２の変化点検出回路Ｑ２をリセットし、そ
の出力（２）をＨからＬに変換する。

【００３１】次に、信号入力５ビット目で、信号Ｄ２が
立上っているが、第１の変化点検出回路Ｑ１の出力
（１）がＬレベルにあるので、第２の変化点検出回路Ｑ
２は動作しない。 次に、信号入力７信号目で、信号Ｄ
１が立上り、第１の変化点検出回路Ｑ１が動作し、出力
（１）をＬからＨに変換し、第２の変化点検出回路Ｑ２
を動作可能状態にすると共に、第３の変化点検出回路Ｑ
３をリセットする。

【００３２】順次、変化点検出回路Ｑ１，Ｑ２，Ｑ３の
順で動作を繰り返す。次に、信号Ｄ２が動作停止となっ
た場合の例を各変化点検出回路Ｑ１〜Ｑ３の動作につい
て説明する。

【００３３】図３の信号入力の１６ビット目で、信号Ｄ
２が動作停止になっているものの、次の信号Ｄ１の立上
り点である１８ビット目までは動作する。それ以降は動
作不能となり、各変化点検出回路Ｑ１〜Ｑ３の出力
（１）〜（３）は、そのときの状態を継続し、この継続
が断検出回路ＤＴ１の時定数Ｔｄ以上になると、断検出
回路ＤＴ１が信号断を検出する。

【００３４】また、図４は本発明に係わる第２の実施例
で、クロック信号の断についても検出できる回路を示
し、Ｆ１〜Ｆ３はＤ型フリップフロップである。図５
に、図４の第２の実施例のタイムチャート例を示す。

【００３５】図４において、パラレル信号の各列の信号
Ｄ１〜Ｄ３をそれぞれのＤ型フリップフロップＦ１〜Ｆ
３のＤ端子に、クロック信号をＣＬＫ端子に入力する。
動作はクロック信号パルスの立上りエッジにおける入力
信号の状態を次のクロック信号の立下りまでの間保持
し、Ｄ端子がＨのとき、出力ＱもＨとなり、Ｄ端子がＬ
のとき、出力ＱもＬとなるが、図５に示すように図２の
例に示す回路例に較べて、クロック信号が１／２ビット
時間遅れた信号が各変化点検出回路Ｑ１〜Ｑ３のＤ端子
に入力される。

【００３６】従って、図２に示す実施例と比較して、１
／２ビット時間の遅れで、各変化点検出回路Ｑ１〜Ｑ３
が動作する。ここでクロック信号が断になると、Ｄ型フ
リップフロップＦ１〜Ｆ３が動作を停止するので、クロ
ック信号断検出を行うことが可能となる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
パラレル信号であるｎ列信号の信号断検出を簡単な回路
構成で、確実に、かつ、安価に実現することが可能とな
り、断検出回路付加によるディジタル伝送装置の複雑
化、大規模化、及び製造コストの上昇を防止することが
できる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の第１の実施例を示す図である。

【図３】本発明の第１の実施例のタイムチャート例であ
る。

【図４】本発明の第２の実施例を示す図である。

【図５】本発明の第２の実施例のタイムチャート例であ
る。

【図６】従来の信号断検出回路の一例を示す図である。

【符号の説明】

Ｆ１〜Ｆ３ Ｄ型フリップフロップ Ｄ１〜Ｄ３ ｎ列信号の各信号 ＤＴ１〜ＤＴｎ＋１ 断検出回路 Ｑ１〜Ｑｎ 変化点検出回路，Ｄ型フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｎ列の信号断を検出する際、ｎ列のうち
   の対応する列の信号が、それぞれ印加される第１〜第ｎ
   の変化点検出回路（Ｑ１〜Ｑｎ）を、縦続接続してリン
   グ状に形成すると共に、該第ｎの変化点検出回路（Ｑ
   ｎ）の出力側を断検出回路（ＤＴ１）に接続し、 それぞれの該変化点検出回路（Ｑ１〜Ｑｎ）は、前段の
   該変化点検出回路（Ｑｎ，Ｑ１〜Ｑｎ−１）から所定レ
   ベルの出力が印加されたとき、印加後の最初の信号の変
   化点で、該所定レベルの出力を後段の該変化点検出回路
   （Ｑ２〜Ｑｎ，Ｑ１）に順次、送出すると共に、前段の
   該変化点検出回路（Ｑｎ，Ｑ１〜Ｑｎ−１）をリセット
   し、 該第ｎの変化点検出回路（Ｑｎ）からは該所定レベルの
   出力を該断検出回路（ＤＴ１）に印加することにより、
   該断検出回路（ＤＴ１）は、該第ｎの変化点検出回路
   （Ｑｎ）からの出力が所定時間以上、変化しないことを
   検出したとき、ｎ列の信号断の警報を送出するように構
   成することを特徴とする信号断検出回路。
2. 【請求項２】 請求項１において、それぞれの該変化点
   検出回路（Ｑ１〜Ｑｎ）をクロック信号で動作させ、 該断検出回路（ＤＴ１）は、該第ｎの変化点検出回路
   （Ｑｎ）からの出力が所定時間以上、変化しないことを
   検出したとき、信号断の警報を送出するように構成する
   ことを特徴とする信号断検出回路。