JPS6223250A - パリテイ計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔揚　要〕 パリティチェ’７りによりデジタル伝送路の監視を行う
システムにおいて、回路の動作余裕を増すために該当フ
レームの受信直前の計数器の出方と、該当フレームのデ
ータ数を計数した直後の計数器出力とを比較して該当フ
レームのデータ数の計数結果を得るものである。

〔産業上の利用分野〕

本発明は、デジタル伝送路の監視方式として用いられて
いるパリティチェックのためのパリティ計数回路に係り
、特に高速デジタル伝送路においても伝送路監視の高信
頼化のためにフレーム内の全ビットの計数を可能にする
パリティ計数回路に関するものである。

デジタル伝送システムとして、光通信方式の採用さらに
その超高速化のための技術開発が活発で第２図はこのよ
うな光通信システム構成例を示し、第３図にはフレーム
構成例を示す。１フレームは例えば８個のサブフレーム
から構成され、各サブフレームの先頭にはフレーム同期
パルスＲ。

Ｆ２　　、　　Ｆ＋　　、　　Ｆ２　、監視制御信号Ｓ
Ｃ，パリティチェックビットＰ、補助データ信号ＡＵＸ
などが拝入されるこれらの信号は、端局中継装置１．４
のパルス挿入部にて挿入されてフレームを構成する。即
ち速度変換部１１．２２にて、人力データ信号を適当な
速度に変換して、パルス挿入部１２゜２１にて前述した
各種信号を挿入し、光送信部１３．２０にて光信号に変
換され、光ファイバに入力される。中間中継器２．３で
は、光フアイバ内を伝送された信号を増幅し、端局中継
装置への中継を行う。端局中継装置１，４の光受信部１
７゜１６にて受信された光信号は電気信号に変換され、
パルス分離部２１．１５にて、パルス挿入１１２゜２１
にて挿入した各種信号を抜き取り、監視装置５．９に送
られるとともに、速度変換部１１．２２に人力された入
力データ信号は、速度変換部１９．１４を至て例へば交
換局等へ伝送される。

上記のようなシステムにおいて、パルス分離部１５では
、フレーム同期パルスＰＩ　　＋　　Ｆ２．正、。

Ｆ２　　によりフレーム同期を取り、パリティビットＰ
を抽出する。さらにフレーム内のデータ数をパリティ計
数回路にて計数し、計数結果とパリティビットＰの内容
との比較を行ってパリティチェックを行う。伝送路の誤
り率が充分低い場合には。

この内容比較の結果誤まっていればフレーム内に一個の
符号誤りが発生したと推定できる。したがってパリティ
チェック結果を監視することにより伝送路の符号誤り率
を知ることができる。このパリティチェック結果は監視
装置５．９に送られる。

監視装置５，９では符号誤り率があらかじめ定められた
値より悪くなった場合、伝送路の品質が低下したものと
判断して、アラームを発生し、予備系に切替る等の処置
を実施する。このようなパリティチェックは通常端局中
継装置１，４で行う場合が多いが、伝送路の状態を早急
に検知し、障害に対処するために中間中継器２，３にも
同様のパリティチェック機能を設は監視装置７，８にて
パリティ誤りを検出することもあり制御の簡略化が望ま
れる。

さらに前述したように、４００ＭＨｚ以上のビットレー
トで伝送されるデータ信号を各フレームごとに１ビツト
づつ計数可能な超高速デジタル伝送に通したパリティ計
数回路が要望されている。

〔従来の技術〕

第４図にパリティチェック機能を有する中間中継器の構
成例を示す。光受信部２３にて受信された光信号は電気
信号に変換され、等化増幅器２４て波形整形され一定レ
ベルに増幅される。等化増幅２４の出力信号は識別回路
２５及びタイミング抽出回路２７に入力される。タイミ
ング抽出回路２７により、クロック成分が抽出され、こ
のクロック信号により、識別回路２５において、端局中
継装置から伝送されるデジタル１１データ信号を識別す
る。識別されたデジタルデータ信号は再び光送信部２６
にて光信号に変換されて光フアイバ内に入力される。

識別回路２５により識別されたデータ信号、及びタイミ
ング抽出回路２７により抽出されたクロック信号はフレ
ームパターン検出回路２８に入力される。さらにクロッ
ク信号はゲート回路３１を経てフレームカウンタ３２に
入力される。フレームカウンタ３２は、分周機能を有し
、入力されたクロック信号から第３図に示したフレーム
同期パルスＦ＋　　、　　Ｆ２　　、　　Ｒ、Ｆ２　　
の挿入位置でフレーム同期パターンを出力する。

フレーム同期パターンとしては例えば“１，１゜０．０
”のようなパターンが、Ｆ、　　、　　Ｆ７．訊　。

Ｆ２　　に挿入されるものである。フレームカウンタ３
２が出力するフレーム同期パターンとフレームパターン
検出回路２８にて検出されたフレーム同期パターンとが
比較回路２にて比較される。比較結果が一致している場
合は、フレーム同期が取れている状態である。比較結果
が一致しない場合は不一致を示す信号を同期保護回路３
０に送出し、同期保護回路３０はゲート回路３１を閉じ
ることによりフレームカウンタ３２に入力されるクロッ
ク信号を１ビット歯抜けにしてフレームカウンタ３２が
フレーム同期パターンを出力するタイミングを１クロッ
ク分だけづらす。以上の操作を繰り返して、受信したデ
ータ信号のフレーム同期を確立する。フレーム同期が確
立した状態で、フレームカウンタ３２は種々の制御信号
即ち、データ信号のピント位置を示す信号を出力する。

以下の説明では、フレームカウンタによりビ、。

ト位置を示す信号を発生するものとして説明する。

か ここで第４図においては中間中継器の構成し〆示してい
ないが、識別回路２５の出力を第２図に示したパルス分
離部に接続することによって端局中継装置と同様の構成
となる。

次に第４図に示したパリティ計数回路について、従来の
パリティ計数回路の構成を第７図に示し、その動作を第
８図のタイムチャートを用いて説明する。

ＲＺ波形の受信データ（ａ）は、インバータを介して、
ＮＯＲ回路３７にフレームカウンタより出力されるイン
ヒビットパルス（ｂ）とともに入力され、端局中継装置
のパルス挿入部にて挿入された、各種制御信号が取り除
かれたＮ０Ｒ３７出力（Ｃ）を生成する。これは、デー
タ信号のみが抽出されたものである。Ｎ０Ｒ３７出力（
Ｃ１はＤ形フリップフロップにより構成された２進カウ
ンタ３５に入力され、Ｎ０Ｒ３７出力のうちの“１”の
数を計数する。従って２進カウンタ出力（ｅ）は、その
初期状態が“０”のときは“１”の数が偶数の時は“０
”、奇数の時は“１”となり、偶数パリティに対応する
。逆に初期状態が“１”のときは、“１”の数が偶数の
時は“１”、奇数の時は“０”となり奇数パリティに対
応する。このようにして、第ｎフレームのＡＵＸビット
直前まで計数すると、フレームカウンタは読取パルス（
ｆｌをＤ形フリップフロップ３６のｃ４子に入力し、２
進カウンタ３５のＡＵＸビット直前の出力状態をＤ形フ
リップフロップ３６に保持させる。即ち、Ｄ形フリップ
フロップはメモリの役割を果たす。メモリ３６に２進カ
ウンタ３５の計数結果が保持されると（第７図中（ｇ１
計数結果においてｘｚの位置）フレームカウンタは、受
信データ（ａｌのＦｌ　　ビットの位置でリセットパル
ス（ｄ）を２進カウンタ３５に出力し、２進カウンタ３
５の出力状態を初期状態にリセットする。以下、同様の
動作を繰り返し、各フレーム内のデータ信号のち、“１
”の数を計数する。

メモリ３６に保持された計数結果は、パリティビット抽
出回路３３において、フレームカウンタから出力される
パリティビット抽出パルスｈにより、Ｐｎビットの位置
でパリティ抽出回路３３により抽出され、その出力（ｊ
）（パリティビットの内容Ｐｎ）とＥＯＲ３８にて比較
され、パリティチェックが行なわれる。

〔発明が解決しようとする問題点〕

上記説明において、第４図中斜線で示した部分、即ち受
信データ（ａｌ中のＡＵＸビットとＦ、　　ビ・７トと
の間に数ビツト以上の間隔がなければカウンタ３５を動
作させることはできない。これは、ＡＵＸビットとＦ　
ビットとの間で、読取りパルス（ｆｌとりセントパルス
（ｄ＋を連続して発生し、計数結果を保持した後、連続
する以降のフレーム内のデータ数の計数のため２進カウ
ンタを初期状態に戻す必要があるからである。特に、読
取りパルス（ｆ）は、２進カウンタ３５が確実にＡＵＸ
ビットの直前まさせる必要がある。

従って、従来はＡＵＸビットとＦｌ　　ビットとの間に
、数ビットの空白部分を設けるなど、フレーム構成を工
夫して対処していた。即ち回路素子の動作速度を超高速
化すればＡＵＸビットとＦｌ　　ビットの２ビツトのみ
で、計数結果の読取りと、２進カウンタ３５のリセット
は可能であるが、前述したように、４００　Ｍ　ｂ　ｐ
　ｓ以上のビットレートになると、これ以上高速に動作
する回路素子製作は困難であり非常に高価なものとなる
。

本発明の目的は、従来の如く、フレーム構成を操作して
計数区間の区切りに空白部を設ける必要をなくし、かつ
、回路素子に高価な高速素子を用いずとも、データ計数
を可能にすることにある。

〔問題点を解決するための手段〕

第１図には、本発明の原理ブロック図を示す。

同図に示す如く、上記問題点は、 受信データのデータ数を計数する計数器１００と、 当該フレームの受信直前における該計数器の計数値と、 当該フレームのデータ数を計数した直後の該計数器の計
数値とが一致するか否かを検出する比較回路１０２とを
備え、 と 該比較回路の出力を当該フレームの計数結果！すること
により解決される。

〔作　用〕

計数器１００が当該フレームの計数を開始する時の初期
状態によって、当該フレームの計数結果は変化する。こ
の初期状態は、当該フレームの受信直前における計数器
１００の出力により決定されるため、この情報と当該フ
レームを計数し終えた直後の計数器の出力とを比較する
ことによって、当該フレームのデータ数を知ることがで
きる。

〔実施例〕

以下、本発明の一実施例を図面を参照しつつ詳細に説明
する。

第５図（ａｌは本発明の一実施例によるパリティ計数回
路の回路構成図であり、第６図は第５図（ａ）回路各部
のタイムチャートである。なお、第５図において、第１
図との対応箇所には、同一符号を付してあり、第６図（
ａ）、　（ｂ）、　（Ｃ１は、第８図の（ａ）、　（ｂ
ｌ。

（Ｃ）とＡＵＸビットとＦｌ　　ビットとの間を除けば
同じである。

パリティ計数回路において、データ数の計数には２進カ
ウンタが用いられるが、前述したように２進カウンタは
その初期状態によって、出力結果が異なる。第６図（Ｃ
）′は同図（Ｃ）の２進カウンタ４０への入力データを
１ビット単位に拡大して、特に、第ｎ−１フレームと、
第ｎフレーム及び第ｎフレームと第ｎ＋ｌフレームとの
区切目について示している。

第ｎ−１フレームの最終ｍのビットにおける２進カウン
タ４０の出力状態は′１”または“Ｏ″を取り得る。

２進カウンタ４０をリセットせず、このままの状態（初
期状態）で次の第ｎフレームの計数を行なった場合第ｎ
フレームの最終ｍのビットで次の４通りの出力状態が考
えられる。

即ち、第ｎ−１フレームの最終ｍビットが“０”の状態
のとき、第ｎフレームの最終ｍビットにおいて０”のと
きは第ｎフレームの“１”の数は偶数個であり、逆に“
１”のときは第ｎフレームの“ｌ”の数は奇数個となる
。また、第ｎ−１フレームの最終ｍビットが“１”の状
態のとき、第ｎフレームの最終ｍビットにおいて“０”
のときは第ｎフレームの“１”の数は奇数個であり、逆
に“１”のときは第ｎフレームの“１”の数は偶数個と
なる。

上記表からも明らかなように、第ｎ−１フレームの最終
ｍビットにおける２進カウンタの出力状態と第ｎフレー
ムの最終ｍビットにおける２進カウンタの出力状態とが
それぞれ等しければ第ｎフレームの計数結果は偶数個と
なり、異なる場合は、奇数個となる。

矛Ｏ 従って、それぞれの状態の排他的論理和を取れば、計数
結果が得られることになり、計数開始前に２進カウンタ
をリセットし初期状態を確立する必要がなくなる。

以下、第５図、第６図を用いて回路の動作について説明
する。

２進カウンタ４０には、第６図（Ｃ）′に示すデータが
入力され第ｎフレームの“１”の数を計数する。２進カ
ウンタ４０が第ｍビットまでの計数を行った後、フレー
ムカウンタから読出しパルス（ｅ）がＤ形フリップフロ
ップ４１のクロック端子に入力され、第ｍビットにおけ
る２進カウンタ４０の出力が保持される。ここで、Ｄ形
フリップフロップはメモリを構成する。

そして第ｎフレームのｍビットにおける２進カウンタ４
０の出力が、遅延回路４２に入力され半ビツト分遅延さ
れる。

従って、２進カウンタ４０の第ｎフレームの第ｍビット
目における計数値と遅延回路４２の第ｎ−１フレームの
第ｍビット目における計数値とが図中Ｘの期間型なり合
う。従ってＥＮＯＲ４３は。

Ｘの期間において、第６図（ｈ）に示すように第ｎ−１
フレーム及び第ｎフレームの計数結果ＰＣＫい−１゜Ｐ
　ＣＫｓ　を出力する。ＥＮＯＲ４３の出力を読出しパ
ルス（ｅｌによりメモリ４４に保持することにより第６
図（１）に示すような各フレームのデータ数の計数結果
が得られる。この計数結果とパリティチェックビソトの
内容とＥＯＲ４５にて比較することによりパリチオチェ
ック結果が得られる。

第５図（ｂｌは本発明の他の実施例を示す図であり、第
５図（ａｌと同一部分には同一番号を付している。

この実施例では、第６図に示すように第ｎフレームの第
ｍビット目の計数値であるメモリ４１の出力と第ｎ−Ｌ
フレームの第ｍビット目の計数値である遅延回路４２と
の出力とが、ｙの期間で重なり合う。この時の比較回路
ＥＮＯＲ４３の出力を、読出しパルスを遅延回路４６に
より所定時間遅延させた信号（第６図（ｅｌ　”）によ
りメモリ４４に保持する。そしてメモリ４４の出力と当
該受信フレームのパリティビットの内容とを比較してパ
リティチェックを行う。

なお、ＥＮＯＲ４３は２つの入力が等しいとき、“１”
を出力するものであり、フレーム内の“１”の数が奇数
のとき“０”を出力し、偶数のとき“１”を出力するよ
うになり奇パリティに対応する。

偶パリティに対応させる場合はＥＯＲ回路を用いればよ
い。

なお、以上の説明では、Ｆｌ　　、　　ＳＣ，Ｆｚ　。

Ｐｎ、Ｒ、ＳＣ，ＡＵＸ等の制御信号がデータ信号に挿
入されて、伝送される場合について述べたため、インヒ
ビットパルスにより、これらを除去して、データ信号の
みをカウンタに出力するものとして説明したがインヒビ
ットパルスを用いずに制御信号も含めて全ビットをカウ
ントすることもできる。また制御信号を別に伝送する場
合は、インヒビソトパルスを用いる必要はない。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、比較回路
によって第ｎ−１フレームと第ｎフレームとの計数結果
を単に比較するだけでパリティチェック用の計数結果を
得るようにしているため、従来の如く、フレームの区切
目において、計数結果の読出し及び２進カウンタのリセ
ット等の複雑な処理の必要がなくなり、高速データにつ
いてもフレーム内の全ビットに渡りデータ数の計数を行
うことが可能となる。

さらに上記の如く構成することによって、超高速のデジ
タル伝送においてもフレーム内の全ビットに渡り、デー
タ数の計数ができるためデータ信号の速度変換により低
速データに変換せずともデータ数の計数が可能となり、
構成が簡略化されるため、中間中継器等にも、積極的に
パリティチェック機能を持たせられる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図はデジタル伝
送システム構成例、第３図はフレーム構成例、第４図は
パリティチェック機能を有する中間中継器のブロック構
成図、第５図は本発明の一実施例を示すパリティ計数回
路、第６図は第５図回路各部のタイムチャート、第７図
は従来のパリティ設計回路、第８図は第７図回路各部の
タイムチャートである。 図中、１００は計数器、１０２は比較回路であペ ｃｌ １ト 四 這× 第　４　爛

Claims (1)

1. 【特許請求の範囲】 受信データのデータ数を計数する計数器と、当該フレー
   ムの受信直前における該計数器の計数値と、 当該フレームのデータ数を計数した直後の該計数器の計
   数値とが一致するか否かを検出する比較回路とを備え、 該比較回路の出力を当該フレームの計数結果とすること
   を特徴とするパリティ計数回路。