JPS62537B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は記憶プログラム制御遠隔通信方式で使
用されるデジタル語を有する入力情報流を出力情
報流分岐へ分岐する装置に関するものであり、前
記語はビツト群に分割されておりクロツクパルス
源から送出されるクロツクパルスから得られる割
合で第１情報流ジエネレータにより発生され、前
記情報流はクロツクパルスにより制御される励起
入力を有するメモリ装置間を転送され、転送方向
に連続して構成されたメモリ装置が同時に励起さ
れて各情報流内の連続した情報を受信する。この
ような情報転送原理は一般に知られており、例え
ば1975年にInfotechにより発行された“リポート
23”（Report23）中のJRダグラス（Douglas）に
よる文献“大規模アーキテクチユア”（Large
Scale Systems Architectures）では“パイプラ
イン”pipeline）原理と呼ばれている。

例えば読取り専用ランダムアクセスメモリがパ
イプライン原理に従つて動作する場合、メモリは
一時に１アドレスを登録するアドレスレジスタと
デジタル語を記憶する数個のアドレス可能なメモ
リ素子群と所属するアドレスによりメモリ素子群
から読み取られる語を登録する語レジスタとを有
し、クロツクパルスの一つがアドレスレジスタお
よびり語レジスタの励起入力を励起する少し前に
次の状態が得られる。入力アドレスはアドレスレ
ジスタの情報入力で待期する。アドレスレジスタ
においてそのアドレスは前のクロツクパルスが情
報入力で待期する少し前に登録される。登録され
たアドレスは所属するメモリ素子群を励起して読
み出し、その結果所属するデジタル語は語レジス
タの情報入力で待期する。語レジスタにおいてそ
の語は前のクロツクパルスが予め語を読み取る少
し前に登録される。登録された語は語レジスタの
情報出力を励起する。パイプライン原理に従えば
各クロツクパルスにより新しいアドレスがアドレ
スレジスタへ“汲み上げ”られ、新しい読取語が
語レジスタへ“汲み上げ”られる。転送方向に連
続して構成された２つのメモリ装置（実施例にお
いてはアドレスレジスタと語レジスタ）間で実施
されクロツクパルス源で制御される情報流内の各
情報の処理（実施例においてはアドレス流から語
流への変換）は、連続する２つのクロツクパルス
間に１周期を必要とする。フロー処理が処理され
ていない情報のメモリ装置間での転送のみである
場合にも、このようなタイミング期間が必要であ
る。例えば遠隔通信方式を制御するコンピユータ
によりデジタル情報を処理する場合、情報流の数
個のフロー分岐への分岐と数個のフロー分岐の収
歛による情報流との両者が生じる。命令および演
算の実行をフロー分岐とフロー収歛の例とみなす
ことができる。しかしながら本発明は“パイプラ
イン”構成メモリ装置によるフロー分岐のみを取
り扱う。クロツクパルス周波数は配線の伝送時間
とメモリ装置および中間情報処理装置の反応時間
に関連して定まるめ、情報は記憶プログラム制御
方式のフロー分岐を高い信頼度で“汲み上げ”ら
れる。効果的な“パイプライン”制御にはフロー
速度、情報語の長さ（即ちデジタル語のビツト
数）および分岐装置が互いにうまく調整されたコ
ンピユータを必要とする。

命令メモリから読み取られる命令シーケンスを
実施する場合、各命令語をオペレーシヨンフイー
ルドとフオーマツトフイールドとバリアブルフイ
ールドに分割することが知られている。オペレー
シヨンフイールドをデコードすることによりバリ
アブルフイールドが使用される直接順序が得ら
れ、デコーダ分岐の外に１個もしくは数個のフロ
ー分岐が割り当てられる。パイプライン原理を使
用すると前記したように２つのパイプライン励起
点間の各情報処理には１タイミング期間を要し、
分岐プロセスが２周期もしくは数周期を使用して
その間連続する命令が分岐装置へ転送されないの
であればタイミング期間毎に１個ずつ命令メモリ
から読み取られる沢山の情報を有する長い命令語
を使用しても利点はない。連続的に読み取られる
命令もしくは命令部分のパフオーマンスをオーバ
ラツプし（制御プロセス自体がこのようなオーバ
ラツプを許す場合）あるいはパフオーマンスによ
り得られる情報をバツフア記憶する（制御プロセ
スが中間オーバラツプを許さない場合）ことによ
りこのようなデータ処理問題を解決することが知
られている。パイプライン原理の使用に関連する
前記問題は前記Infotech−リポート23の一部であ
る文献“ヒユーレツトパツカード3000のマイクロ
プログラミング”（Microprogramming in the
Hewlett−Packard3000）においてJ.Sellにより取
り扱われている。この文献はまた命令パフオーマ
ンスに関する分岐技術についても記載しており、
パイプライン原理に従つた２個の連続的に構成さ
れた命令語レジスタに基ずいている。

本発明は、上述のように従来のパイプライン原
理を使用した装置において、もし分岐プロセスが
１タイミング期間より多い期間を使用し、その期
間中に連続する命令が分岐装置へ転移され得ない
ならば、長い命令語を利用する利益がないという
欠点を除き、また従来よりもその所要時間とハー
ドウエアを減らすことを目的とする。

本発明の特徴は特許請求の範囲に記載されてい
るが、並列に配置された語レジスタとビツト群レ
ジスタに基ずいた分岐装置が提供されており、そ
れによつて多くのタイミング期間や長い語を使用
したりハードウエアを浪費することなく、情報流
の効果的な分岐の他に前記パフオーマンスオーバ
ラツプおよび情報バツフア記憶が達成される。

第１図は例えばマイクロプログラムジエネレー
タ等の第１情報流ジエネレータIFG１を示し、ク
ロツクパルス源CLから得られる割合で情報流を
発生し、その情報流はビツト群ｂ１〜８およびｂ
９〜１２に分割されたデジタル語で構成されてい
る。情報流は夫々励起入力Ａを有する４個の語レ
ジスタビツト群レジスタBR１〜BR４により４個
の出力情報流分岐Ｂ１〜Ｂ４へ分岐される。フロ
ー分岐Ｂ１はビツト群レジスタBR１を介してビ
ツト群ｂ１〜８のみを転送し、フロー分岐Ｂ２〜
Ｂ４はビツト群レジスタBR２〜BR４を介して全
体語を転送するものと仮定する。転送はパイプラ
イン原理に従つてクロツクパルス源CLからのク
ロツクパルスにより実施され、即ち各分岐は夫々
１タイミング期間を要する。しかしながらビツト
群レジスタBR１のみが直接クロツクパルス源に
より励起され、その結果情報流の全ビツト群ｂ１
〜８がフロー分岐Ｂ１に到達する。ビツト群レジ
スタBR２〜BR４は夫々ロツク装置AND１〜
AND３に接続された励起入力を有し、各ロツク
装置はクロツクパルス源から得られる割合で第２
情報流ジエネレータIFG２から供給される分岐情
報bi１〜bi３とクロツクパルスとの間で論理積機
能を行う。例えば分岐情報bi３が論理“０”状態
で構成されている場合、即ち情報流の１語が語レ
ジスタBR４の入力で待期しているのと同じタイ
ミング期間分岐情報bi３がロツク装置AND３で
待期している場合、最初この情報流の１語はフロ
ー分岐Ｂ４への分岐から除外され、次に語レジス
タBR４へ以前に登録された語がフロー分岐Ｂ４
上へ継続して出力される。ロツク装置AND３の
みが第２情報流ジエネレータIFG２に直接接続さ
れており、ロツク装置AND１，AND２は夫々励
起入力Ａを有する分岐情報レジスタBIR１，BIR
２を介して分岐情報bi１，bi２を受信する。上述
のように、分岐情報bi１〜bi３は第２情報流ジエ
ネレータIFG２により発生し、これら分岐情報の
各々は論理“０”又は“１”の状態をとる。分岐
情報bi１〜bi３はそれぞれ直接又は分岐情報レジ
スタBIR１及びBIR２を介してロツク装置AND１
〜AND３に印加される。ロツク装置AND１〜
AND３は、クロツクパルスと分岐情報bi１〜bi３
とのAND機能に従つて励起信号をビツト群レジ
スタBR２〜BR４に与える。ビツト群レジスタ
BR１はクロツクパルスによつて直接励起され
る。フロー分岐Ｂ１はビツト群レジスタBR１を
介してビツト群Ｂ１〜Ｂ８のみを転送し、フロー
分岐Ｂ２〜Ｂ４はビツト群レジスタBR２〜BR４
を介して全体語を転送する。従つて、デジタル分
岐情報bi１〜bi３は、語及びビツト群をいずれの
フロー分岐Ｂ１〜Ｂ４に分岐するかを決定する。
分岐情報レジスタBIR１は全クロツクパルスによ
り励起され、分岐情報レジスタBIR２の励起入力
はビツト群レジスタBR２〜BR４と同様関連する
ロツク装置を介して制御される。もちろんこの時
分岐情報レジスタBIR２の出力に接続されたロツ
ク装置AND２を使用することはできない。第１
図においてロツク装置AND１はフロー分岐Ｂ３
を制御する分岐情報bi２のみならず、同時にフロ
ー分岐Ｂ２へ分岐される語の継続期間を引き延す
ためにも使用される。ビツト群レジスタBR１と
分岐情報レジスタBIR１およびビツト群レジスタ
BR２と分岐情報レジスタBIR２とは、それぞれ
励起入力が直接接続されているため、構造上結合
することができる。

ロツク装置AND１の出力はビツト群レジスタ
BR２の励起入力Ａに接続されると共に分岐情報
レジスタBIR２の励起入力Ａに接続される。これ
によりフロー分岐Ｂ２へ分岐される語の継続期間
を引き延ばし、またフロー分岐Ｂ３を制御するた
めの分岐情報を引き延ばすことができる。例え
ば、分岐情報レジスタBIR１が“０”を保有して
いれば、ロツク装置AND１の出力もまた“０”
であり、従つて、分岐情報レジスタBIR２はその
状態を維持する。

機能上本発明に従つた構成は、既知の分岐原理
ではより長い時間とより多くのハードウエアを要
していた情報分岐を改良するものである。パイプ
ライン原理に従つて、分岐情報レジスタは対応す
る情報流ジエネレータの発生する分岐情報が関連
するロツク装置に到達する前に遅延を生じさせ
る。以下に説明するように１タイミング期間のこ
の遅延は第１情報流ジエネレータからの情報流の
分岐情報時間を有利に調整することがある。

第１図の構成により提供される分岐可能性を第
２図の表を貸りて詳説するが、表中の連続線は連
続するタイミング期間中の状態を示す。第１情報
流ジエネレータIFG１は符号１０，１１，１２で
示す連続語を発生し、更に第２情報流ジエネレー
タが第１情報流と同期して分岐情報bi１，bi２，
bi３として論理“０”および“１”状態を発生す
るものと仮定する。“Ｘ”は分岐結果に影響する
ことなく状態が“０”もしくは“１”であること
を示す。分岐情報レジスタBIR１，BIR２には
夫々前のタイミング期間中に第２情報流ジエネレ
ータにより発生された分岐情報bi１，bi２が登録
されるが、分岐情報レジスタBIR１が“０”を有
していると、分岐情報レジスタBIR２はその状態
を維持する。第２図は第１図に従つたビツト群レ
ジスタBR１がビツト群ｂ１〜８の転送のみを行
うことを示しているのではなく、パイプライン原
理に従つた連続シーケンス数だけフロー分岐Ｂ１
への分岐が継続することを示している。更に各フ
ロー分岐Ｂ２，Ｂ３，Ｂ４内の語の継続期間は、
第２情報流ジエネレータから直接到来する分岐情
報bi３の分岐情報レジスタBIR１，BIR２内の
“０”状態により夫々引き延ばされる。判り易く
するため第２図の分岐制御にはある符号が付され
ている。例えばフロー分岐Ｂ２の符号１２で示す
語の継続期間は分岐情報レジスタBIR１の“０”
状態により引き延ばされる。

第３図は記憶プログラム制御システムのコンピ
ユータに所属する分岐装置の実施例を示す。記憶
プログラム制御は命令メモリ装置に記憶された命
令シーケンスのパフオーマンスを有する。ジヤン
プおよび再ジヤンプ命令を有する主シーケンスお
よび従シーケンスが生じる。ここで第１、第２情
報流ジエネレータは各命令を有する分岐情報のみ
ならず命令シーケンスをも記憶するメモリ素子群
MEGにより構成されている。メモリ素子群はア
ドレスユニツトAUにより一時に１個ずつアドレ
スされて読み取られ、アドレスユニツト内のアド
レスレジスタARの励起入力はクロツクパルス源
CLに接続されている。デコーダDECおよびメモ
リ素子群MEGを介してパイプラインタイミング
により命令シーケンスおよび分岐情報シーケンス
に変換されるアドレスは、ゲートロジツクGLを
介してコンピユータ内の第１ユニツトCP１例え
ばデータメモリからゲートロジツクGLを介して
アドレスレジスタに受信されて主シーケンスの開
始を選定するか、あるいは入力がアドレスレジス
タの出力へ接続された＋１加算器ADDからゲー
トロジツクGLを介してアドレスレジスタに受信
されて連続したアドレスを生成するか、あるいは
アドレスフロー分岐BAからゲートロジツクGLを
介してアドレスレジスタに受信されて従シーケン
スおよび従シーケンスのパフオーマンス後に主シ
ーケンスが継続する命令の開始を選定する。ゲー
トロジツクの制御入力Ｃ１，Ｃ２は２ビツトフロ
ー分岐Ｂ２Ｂへ接続されている。制御入力Ｃ１，
Ｃ２へ“１”状態が加えられるとアドレスレジス
タはコンピユータ内ユニツトCP１およびアドレ
スフロー分岐BAへ接続される。両制御入力Ｃ
１，Ｃ２が“０”状態を得るとアドレスレジスタ
は＋１加算器ADDに接続される。メモリ素子群
から読み取られた命令シーケンスはフロー分岐
BA，Ｂ２Ｂの他に、他の２つのフロー分岐Ｂ
５，Ｂ６を介してコンピユータ内ユニツトCP
２，CP３へも分岐される。

第３図の分岐装置は励起入力がロツク装置
AND４に接続され出力がアドレスフロー分岐BA
に接続された第１のビツト群レジスタBGR１
と、励起入力がクロツクパルス源CLに直結され
出力がフロー分岐Ｂ２ＢおよびＢ５に接続された
第２のビツト群レジスタBGR２と、励起入力が
ロツク装置AND５に接続され出力がフロー分岐
Ｂ６に接続された命令レジスタIRとを有する。
第２のビツト群レジスタBGR２はメモリ素子群
MEGから第１分岐情報を受信してロツク装置
AND５へ送信する位置BIP１を有する。命令レジ
スタIRはメモリ素子群MEGから第２分岐情報を
受信してロツク装置AND４へ送信する位置BIP２
を有する。第１図と第３図を比較すれば第１図の
レジスタBIR１＋BR１と第３図のBGR２、第１
図のレジスタBIR２＋BR２と第３図のIR、第１
図のレジスタBR３と第３図のBGR１、および第
１図のロツク装置AND１，AND２と第３図の
AND５，AND４とが機能的に対応していること
が判る。

第４図の表は第３図の実施例により次のアドレ
スシーケンスを有する記憶プログラム制御が達成
される方法を示している。最終２命令を符号４
６，４７で示す第１主シーケンスは関連するアド
レス４６，４７により終了する。命令２０〜２９
を有する第２の主シーケンスは関連する開始アド
レス２０により開始され、いくつかの連続するア
ドレスが増加する。アドレス２３はジヤンプアド
レス９０を有するジヤンプ命令２３に属し、アド
レス９０〜９５に関連する命令９０〜９５を有す
る従シーケンスの開始を選定する。アドレス２４
はリターンアドレス２６を有するリターン命令２
４に属し、従シーケンスのパフオーマンス後に第
２主シーケンスが継続するような命令２６を選定
する。第２主シーケンスはアドレス２９への連続
アドレス増加により完全に実施される。第３主シ
ーケンスは関連する開始アドレス５０により開始
される。

命令のアドレツシングと記憶および割り当てら
れる分岐情報に関連して次のことが妥当である。
分岐情報位置BIP１に登録される“０”状態によ
り、パイプライン原理に従つて同時に命令レジス
タIRに登録されフロー分岐Ｂ６へ分岐されてい
る命令の期間が引き延ばされ、分岐情報位置BIP
２に登録されている論理状態の期間が引き延ばさ
れてロツク装置AND４を制御する。タイミング
期間ロスなしに主シーケンス間の切換えを行うた
めに、主シーケンスの最終１命令４６および２８
によりアドレスユニツトの制御入力Ｃ１へ“１”
状態が加えられる。更に接続は分岐情報位置BIP
２がジヤンプ命令２３とその前の命令２２と共に
“１”状態を得てアドレス９０および２６をアド
レスフロー分岐BAへ分岐させ、且つ位置BIP２
がリターン命令２４と従シーケンスの命令９０〜
９５と共に“０”状態を得てリターンアドレス２
６をバツフア記憶するようになされている。アド
レスレジスタにタイミング期間ロスなしにジヤン
プアドレス９０およびリターンアドレス２６を加
えるために、夫々ジヤンプ命令２３および従シー
ケンスの最終１命令９４によりアドレスユニツト
の制御入力Ｃ２へ“１”状態が加えられる。判り
易くするため第３図、第４図の実施例により実施
される分岐は符号を付されており、例えばアドレ
スレジスタは制御入力Ｃ２の“１”状態によりア
ドレスフロー分岐BAからどのようにしてリター
ンアドレス２６を得るかを示している。

【図面の簡単な説明】

第１図および第２図は本発明による情報流分岐
装置の主原理を夫々ブロツク図および表で示し、
第３図および第４図は本発明の実施例およびジヤ
ンプを含む命令シーケンスに関する表を示す。 参照符号の説明、IFG１，IFG２……情報流ジ
エネレータ、CL……クロツクパルス源、BR１〜
BR４……ビツト群レジスタ、AND１〜AND５…
…ロツク装置、BIR１，BIR２……分岐情報レジ
スタ、MEG……メモリ素子群、AU……アドレス
ユニツト、AR……アドレスレジスタ、DEC……
デコーダ、GL……ゲートロジツク、ADD……＋
１加算器、CP１〜CP３……コンピユータ内ユニ
ツト、BGR１，BGR２……ビツト群レジスタ、
IR……命令レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 記憶プログラム制御遠隔通信方式の制御に使
   用されるデジタル語を有する入力情報を出力情報
   流分岐に分岐する装置において、 前記デジタル語はクロツクパルス源から送られ
   るクロツクパルスにより定まる割合で、第１情報
   流ジエネレータにより複数のビツト群に分割され
   た形で発生され、 前記デジタル語の情報流は励起入力が前記クロ
   ツクパルスで制御される複数のメモリに転送さ
   れ、該メモリは転送方向に連続的に配列され同時
   に励起されて各情報流内の情報を連続的に受信
   し、 第２情報流ジエネレータは前記クロツクパルス
   源CLにより制御されてデジタル分岐情報bi１〜
   bi３を発生し、前記デジタル語およびビツト群ｂ
   １〜８，ｂ９〜１２に対してそれらを前記出力情
   報流分岐Ｂ１〜Ｂ４のいずれに分岐するかを決定
   し、 前記メモリは各情報入力が前記第１情報流ジエ
   ネレータIFG１に接続され各情報出力がフロー分
   岐の開始点を形成する複数のビツト群レジスタ
   BR１〜BR４を有し、入力情報流の一部分のみが
   分岐される前記ビツト群レジスタの各励起入力Ａ
   は各フロー分岐に属する分岐情報に従つて前記タ
   イミングパルスをロツクするロツク手段AND１
   〜AND３に接続されていることを特徴とする情
   報流分岐装置。 ２ 特許請求の範囲第１項において、前記メモリ
   は複数個の分岐情報レジスタBIR１，BIR２を有
   し、各々の情報入力は前記第２情報流ジエネレー
   タに接続され各々の情報出力は前記ロツク手段の
   一つに夫々接続されて分岐情報を転送し対応する
   ロツク手段を制御することを特徴とする情報流分
   岐装置。 ３ 特許請求の範囲第２項において、前記分岐情
   報レジスタの少くとも一つBIR２の励起入力はそ
   の出力が接続されている前記ロツク手段AND２
   以外の前記ロツク手段の一つAND１により制御
   されることを特徴とする情報流分岐装置。 ４ 特許請求の範囲第１項から第３項までのいず
   れかにおいて、前記第１及第２情報流ジエネレー
   タはアドレスユニツトAUで発生されたアドレス
   に応答して前記デジタル語と分岐情報とを読み出
   すランダムアクセスメモリMEGで形成されてお
   り、前記フロー分岐の一つBAが前記アドレスユ
   ニツトの入力へ導かれることを特徴とする情報流
   分岐装置。