CS254304B2 - Information output flow distribution connection - Google Patents

Description

Vynález *se týká zapojení pro rozdělování výstupního toku informací, kde vstupní tok informací sestává z digitálních slov použitých v řízení telekomunikační soustavy řízené uloženým programem, která jsou rozdělena ve skupiny bitů a generována prvním generátorem toku informací s frekvencí určenou hodinovými impulsy ze zdroje hodinových impulsů, přičemž to:k informací je přenášen mezi paměťovými obvody, jejichž .aktivační vstupy jsou řízeny hodinovými impulsy, přičemž paměťové obvody uspořádané postupně ve směru přenosu jsou řízeny současně, takže přijímají postupné informace obsažené v daném toku.

Uvedený princip přenosu informací je obecně znám, například z článku J. R. Douglase-Large Scale Systems Architectures- publikovaného roku 1975 agenturou Infotech v —Report 23—. Tento princip je označován Jako -pipeline- princip. ......

Jestliže se například podle uvedeného -pipelineprincipu provozuje paměť s libovolným přímým přístupem při snímání, která obsahuje adresový registr к záznamu jedné adresy v daném okamžiku, adresovatelné skupiny paměťových prvků к uložení digitálních slov a registr slov к uložení slova, které je ze skupin paměťových prvků snímáno pomocí příslušné adresy, je další stav získán krátce před tím, kdy jeden z hodinových impulsu aktivuje aktivační vstup adresového registru a registru slov. Přicházející adresa čeká na informačním vstupu adresového registru. V adresovém registru je uložena ta adresa, která krátce před předchozím hodinovým impulsem čekala na informačním vstupu. Uložená adresa -aktivovala příslušnou skupinu paměťových prvků ke snímání, takže příslušné digitální slovo čekalo na informačním vstupu registru slov. V registru slov je uloženo slovo, které -bylo krátce -před uvedeným hodinovým impulsem předchozím snímaným slovem. Uložené slovo aktivuje informační výstup registru slov. Podle principu —pipeline— je pomocí každého hodinového impulsu do adresového registru zavedena nová adresa -a do registru slov nové přečtené slovo. Každé zpracování informace, v uvedeném příkladu změna toku adres v tok slov, nacházející se v toku informací, které se provádí mezi dvěma paměťovými obvody uspořádanými postupně ve směru přenosu, tj. registr adres a registr slov v uvedeném příkladu, a je řízeno zdrojem hodinových impulsů, vyžaduje mezi následnými hodinovými impulsy určitý odstup. Tento časový odstup je potřebný také v případě, kdy zpracování toku spočívá pouze v přenosu jinak nezpracovávané informace z jednoho· paměťového obvodu do jiného.

Při zpracování digitální informace počítačem, který například řídí telekomunikační soustavu, dochází ik rozdělování toku informací ve větve toku a toky informací vyplývají z konvergence větví toku. Za pří klady rozdělování, popřípadě konvergence toku, lze považovat provádění instrukcí, popřípadě aritmetických operací. Vynález se však pouze týká rozdělování toku pomocí paměťových obvodů organizovaných podle principu —pipeline—. Kmitočet hodinových impulsů je určen s ohledem na přenosové doby vedení a doby reakce paměťových obvodů a vložených informací, resp. zařízení na zpracování informace, takže informace bude spolehlivě potlačována větvemi toku soustavy řízené uloženým programem. Účinné řízení podle principu —pipeline— vyžaduje počítač, ve kterém jsou rychlost toku, délka slov informace, to je počet bitů digitálních slov a struktura větvení navzájem dobře sladěny.

Je znám způsob provádění posloupnosti instrukcí snímané z paměti instrukcí, při kterém se každé slovo instrukcí dělí ina operační pole, popřípadě formátové pole a na proměnné pole. Dekódováním operačního pole se získají přímé příkazy, podle nichž se bude používat proměnné pole, přičemž kromě dekódování větve je určena jedna nebo několik větví toku. Při použití principu —pipeline— vyžaduje každé zpracováni informace mezi dvěma aktivačními body jeden časový interval, jak již bylo· popsáno, a není účelné používat dlouhá slova instrukcí obsahující množství informace, která jsou snímána z paměti instrukcí v časovém intervalu po jednom, jestliže jsou pak při procesu rozdělování dva nebo více intervalů během kterých nemůže být následující instrukce přenášena do -rozdělovačích obvodů. Je známé řešit tento problém zpracování dat -buď překrýváním provádění postupně snímaných instrukcí nebo· částí instrukce, jestliže řídicí proces sám takové překrývání připouští, nebo vyrovnávacím ukládáním informace získané při provádění, jestliže řídicí proces nedovoluje přímé překrývání. Uvedený problém v souvislosti s používáním principu —pipeline— je zpracován J. Sellem v článku —Miikroprograming in he Hewlett-Packard 3 000^;—, který je rovněž částí uvedené publikace Infotech Report. Uvedený článek popisuje také techniku rozdělování v souvislosti s prováděním instrukcí, která je založena na dvou následně uspořádaných registrech slov instrukcí podle principu —pipeline—.

Podstata vynálezu s-počívá v tom, že zapojení pro rozdělování výstupního toku informací obsahuje druhý generátor toku informací řízený zdrojem hodinových impulsů pro generování rozdělovačích informací na prvním až třetím výstupu, .přičemž paměťové obvody obsahují registry skupin bitů, případně slov, jejichž informační vstupy jsou spojeny s prvním generátorem toku informace a jejichž informační výstupy tvoří větve rozděleného toku, přičemž registry skupin bitů, případně slov, do kterých je odbočována pouze část přicházejícího to254304 ku informace, jsou svými aktivačními vstupy jednotlivě připojeny к hradlovým obvodům pro blokování hod nových impulsů.

Rozvinutí vynálezu spočívá v tom, že paměťové obvody obsahují registry rozdělovačích informací, jejichž informační vstupy jsou připojeny к druhému generátoru toku informací a jejichž informační výstupy jsou jednotlivě připojeny к hradlovým obvodům pro přenos rozdělovačích informací, kterou je příslušný hradlový obvod řízen.

Dalším význakem vynálezu je, že aktivační vstup nejméně jednoho registru rozdělovačích informací je řízen hradlovým obvodem, (který není totožný s hradlovým obvodem připojeným к výstupu tohoto registru rozdělovačích informací.

Posledním význakem vynálezu pak je, že generátory toku informací jsou tvořeny paměťmi s přímým přístupem, na jejichž čtecí vstup jsou připojeny výstupy adresovací jednotky a jeden z výstupů generátoru toku informací je veden přes první registr skupin bitů na vstup adresovací jednotky.

Výhodnost řešení podle vynálezu spočívá v tom, že se vedle pracovního rozdělování toku informací dosahuje i překrývání provádění a vyrovnávacího ukládání informace bez potřeby příliš mnoha časových intervalů, bez .použití příliš dlouhých slov a nadbytečného hardwaru.

Vynález bude bbže objasněn pomocí připojených výkresů, kde na obr. 1 je znázorněno blokové schéma zapojení základního uspořádání, na obr. 2 je znázorněna tabulka, popisující základní princip řešení, na/ obr. 3 je znázorněno další provedení vynálezu, na obr. 4 je znázorněna tabulka popisující po s lo up n os t i ns t r u к c í obs a h u j í. c í uzavřený skok.

Na obr. 1 je znázorněn první generátor IF61 toku informací, například generátor s mikroprogramem, který generuje tok informací, jehož rychlost je určována zdrojem CL hodinových impulsů. Uvedený tok informace sestává z d^itálních slov rozdělených ve skupiny bl—8 a b9—-12 na prvním a druhém výstupu. Tok informací je rozdělen ve čtyři výstupní větve Bl, B2, B3 а B4 toku informací pomocí čtyř registrů BR1, BR2, BR3, BR4 slov, popřípadě registrů skupin bitů, které jsou připojeny na výstupy generátoru IFG1, z nichž každý je opatřen aktivačním vstupem A. Předpokládá se, že větev Bl toku přenáší prostřednictvím prvního registru BR1 na jeho výstupu skupiny bitů pouze skupinu bl—8 bitů a že větve B2, B3, B4 toku přenášejí prostřednictvím druihého až čtvrtého registru BR2, BR3, BR4 slov celá slova. Přenosy se na principu —pipeline— provádějí pomocí hodinových impulsů z uvedeného zdroje CL hodinových impulsů, to znamená, že každé rozdělování vyžaduje jeden časový interval. Přímo zdrojem CL hodinových impulsů je •však aktivován pouze první registr BR1 skupiny bitů, takže všechny skupiny bl—8 bitů toku informace dosáhnou větve Bl toku. Aktivační vstupy A zbývajícího druhého až čtvrtého registru BR2, BR3, BR4 slov jsou jednotlivě připojeny к prvnímu až hradlovému obvodu AND1, AND2, AND3, které vytvářejí logický součin hodinových impulsů a rozdělovačích informací bil, bi2, bi3 generovaných na prvním výstupu 1 až třetím výstupu 3 druhého generátoru IFG2 toku informací rychlostí, danou zdrojem CL hodinových impulsů. Jestliže je například rozdělovači informace ЫЗ tvořena stavem logická 0, která čeká na třetím hradlovém obvodu AND3 během téhož časového intervalu, během kterého slovo toku informací čeká na vstupu čtvrtého registru BR4 slov, •není toto slovo propuštěno do čtvrté větve B4 toku a trvání slova dříve zaznamenaného v registru BR4 je ve čtvrté větvi B4 toku prodlouženo. К druhému generátoru IFG2 toku informací je přímo připojen pouze třetí hradlový obvod AND3, zatímco hradlové obvody, to je první hradlový obvod AND1 a 'druhý hradlový obvod. AND2 dostávají rozdělovači informace bil, bi2 pres první a druhý registr slova BIR1, BIR2 rozdělovačích informací, které jsou opatřeny aktivačními vstupy A. Uvedený první registr BIR1 rozdělovačích informací je aktivován všemi hodinovými impulsy, zatímco aktivační vstup IA druhého registru BIR2 rozdělovačích informací je řízen stejným způsobem jako uvedený druhý až čtvrtý registr BR2, BR3, BR4 slov, to je přes přirazený první hradlový obvod AND1. V důsledku toho ovšem není možno využít druhého -hradlového obvodu AND2 připojeného к výstupu druhého registru BIR2 rozdělovačích informací. Podle obr. 1 je ve stejné době použit první hradlový obvod AND1, čímž se prodlužuje trvání slova odbočeného do druhé větve B2 toku a trvání rozdělovači informace bi2 řídicí třetí větev B3 toku. Zapojení umožňuje kombinovat první registr BR1 skupiny ibitů s prvním registrem BIR1 rozdělovačích informací a druhým registrem BR2 slov s druhým registrem BIR2 rozdělovačích informací, neboť jejich příslušné aktivační vstupy A jsou přímo propojeny.

Z funkčního hlediska poskytuje zapojení podle vynálezu velký počet možností rozdělování informací, které by při použití známých způsobů rozdělování vyžadovalo více času a hardwarů. Podle principu —pipeline— vyvolá registr rozdělovačích informací zpoždění před tím, než rozdělovači informace generována druhým generátorem toku informací dosáhne přidruženého hradlového obvodu. Toto zpoždění v rozsahu jednoho časového intervalu někdy výhodně nastaví časovou souslednost rozdělovači informace a toku informací přicházejícího z prvního generátoru toku informací, jak bude popsáno dále.

Možnosti rozdělování pomocí zapojení ipodle obr. 1 budou dále popsány pomocí

234304 obr. 2, který je tvořen tabulkou, jejíž řádky postupně popisují stavy 'během po sobě následujících časových intervalů. Předpokládá se, že první generátor IFGl toku informací generuje postupně slova, která jsou označena 10, 11, 12 a tak dále a že druhý generátor IFG2 toku informací dále synchronně generuje stavy logická 0 a logická 1, představující rozdělovači informace bil, bi2, ЫЗ. Symbol —x— označuje, že příslušný stav anůže být logická 0 nebo logická 1, aniž by to ovlivnilo výsledek rozdělování. Vyplývá to z toho, že v registru BIR1, popřípadě BIR2, rozdělovačích informací je uložena rozdělovači informace bil, popřípadě bi2, která byla druhým generátorem IFB'2 toku informací generována v průběhu předchozího časového intervalu, avšak jestliže první registr BIR1 rozdělovačích informací obsahuje logickou 0, podrží si druhý registr BIR2 rozdělovačích informací svůj stav. Obr. 2 neznázorňuje, že první registr BR1 skupiny bitů z obr. 1 pouze přenáší skupinu bl—8 bitů, nýbrž, že rozdělování do první větve B1 toku pokračuje pokračující posloupnost čísel podle principu —pipeline—. Dále je dosaženo toho, že trvání slov ve druhé až čtvrté větvi B2, ВЗ, B4 toku je prodlouženo v důsledku stavu logická 0 v registru BIR1, popřípadě BIR2, rozdělovačích informací, popřípadě rozdělovači informace bi3 přicházející přímo z druhého generátoru IFG2 toku informací. V zájmu snazšího pochopení řízení rozdělení obsahuje obr. 2 několik sdružujících symbolů. Je například označeno, že trvání slova 12 druhé větve B2 toku je prodlouženo v důsledku stavu logická 0 'prvního registru BIR1 rozdělovačích informací. Na obr. 3 je zná zorněno provedení zapojení podle vynálezu, které je součástí počítače soustavy řízené uloženým programem. Řízení uloženým programem spočívá v provádění posloupnosti instrukcí, která je uložena v paměti instrukcí. Vyskytují se hlavní a podružné posloupnosti se skokovými instrukcemi a zpětnými skokovými instrukcemi. Uvedené generátory toku informací jsou pak tvořeny skupinami MEG paměťových prviků к uložení uvedené posloupnosti instrukcí a rozdělovačích informací příslušejících к jednotlivým instrukcím. Skupiny MEG paměťových prvků jsou v době snímání jednotlivě adresovány prostřednictvím adresovací jednotky AU, jejíž adresový registr AR je svým aktivačním vstupem připojen ke zdroji CL hodinových impulsů. Adresy, které jsou pomocí dekodéru DEC a skupin MEG paměťových prvků převáděny taktováním —pipeline— na posloupnost instrukcí a na posloupnost rozdělovačích informací, jsou adresovány registru AR a jemu přiváděny přes hradlovou logickou jednotku GL buď z první jednotky CPI nacházející se v počítači, například pamětí dat, к volbě počátku hlavní posloupnosti, nebo ze sčítačky ADD, jejíž vstup je spojen s výstupem adresové ho registru AR a která umožňuje získat následné adresy, nebo z větve BA toku adres к volbě počátku, podružné posloupnosti a té instrukce, ikterou hlavní posloupnost pokračuje po provedení podružné posloupnosti. Řídicí vstupy Cl, C2 hradlové logické jednotky GL jsou připojeny ke dvěma větvím B2B toku bitů. Jestliže Je na řídicí vstup Cl, popřípadě C2, přivedena logická 1, je adresový registr AR připojen к uvedené první jednotce CPI v počítači, popřípadě к větvi BA toku adres. Jestliže je na oba řídicí vstupy Cl, C2 přivedena logická 0, je adresový registr AR připojen к uvedené sčítačce ADD. Posloupnost instrukcí snímané ze skupin MEG paměťových prvků jsou kromě do uvedených větví BA, B2B toku rozbočovány prostřednictvím dalších dvou větví, B5 a BS toku také do dalších jednotek CP2, CP3 nacházejících se v počítači.

Zapojení pro rozdělování znázorněné na obr. 3 obsahuje první registr BGR1 skupiny bitů, jehož aktivační vstup je připojen ke čtvrtému hradlovému obvodu AND4 a jehož výstup je připojen к uvedené větvi BA toku adres. Zapojení dále obsahuje druhý registr BGR2 skupiny bitů, jehož aktivační vstup je připojen přímo ke zdroji CL hodinových impulsů a jehož výstupy jsou připojeny к uvedeným větvím B2B, B5 toku. Zapojení dále obsahuje registr IR instrukcí, jehož aktivační vstup je připojen к pátému hradlovému obvodu AND5 a jehož výstup je připojen к uvedené větvi B6 toku. Druhý registr BGR2 skupiny bitů obsahuje místa BIP1, kam je přiváděna první rozdělovači informace ze skupiny MEG paměťových prvků, která je z místa ШР1 dále uvedena do pátého hradlového obvodu AND5. Uvedený registr IR instrukcí obsahuje místo BIP2, které dostává ze skupin MEG paměťových prvků druhou rozdělovači informaci a vede ji do čtvrtého hradlového obvodu AND4. Ze srovnání zapojení podle obr. 1 a obr. 3 vyplývá funkční analogie regisetrů BIR1 + -i- BR1 z obr. 1 a registru BGR2 v obr. 3, registrů EIR2 + BR2 z obr. 1 a registru IR v obr. 3, registru BR3 z obr. 1 a registru BGR1 v obr. 3 a prvního a druhého hradlového obvodu AND1 a AND2 z obr. 1 a čtvrtého a pátého hradlového obvodu AND5, AND4 v obr. 3.

Na obr. 4 je znázorněna tabulka popisující řízení uloženým programem pomocí zapojení z obr. 3. Řízení obsahuje následující adresovací posloupnost. První hlavní posloupnost, jejíž dvě poslední instrukce jsou označeny (46) a (47), je ukončována pomocí příslušných adres 46 a 47. Druhá hlavní posloupnost obsahující instrukci (20) až (24) je spouštěna pomocí příslušné startovací adresy (20) a několika následných vyšších adres. Adresa 23 patří ike skokové insrukci (23) obsahující skokovou adresu 90 к volbě počátku podružné posloupnosti obsahující instrukce (90) až (95) s prfsluš- nými adresami 90 až 95. Adresa 24 náleží ke zpětné instrukci (24) obsahující zpětnou •adresu 26 к výběru instrukce (26), kterou má po provedení podružné posloupnosti pokračovat druhá hlavní posloupnost. Druhá hlavní postoupnost je úplně prováděna následujícími adresami po adresu 29. Třetí hlavní posloupnost je spouštěna pomocí příslušné startovací'.adresy 50.

Pro sdružování týkající se .adresování a ukládání instrukce a přidělené rozdělovači informace, platí následující: Stav logická 0 uložený v místě BIP1 rozdělovači informace vyvolává prodloužení instrukce uložené současně podle principu — pipeline— v registru IR instrukcí a odbočované do větve B6 toku a prodloužení logického stavu, uloženého •v místě ШР2 rozdělovači informace к řízení čtvrtého hradlového obvodu AND4. V zájmu dosažení přechodu mezihlavními posloupnostmi beze ztráty časového intervalu je na řídicí vstup Cl adresovací jednotky AÚ pomocí předposlední instrukce (46), popřípadě (28), hlavní posloupnosti přiváděna lo-

Claims (4)

1. ? Ř E D M Ё T

   1. Zapojení pro rozdělování výstupního toku informací, kde vstupní tok informací sestává z digitálních slov použitých v řízení telekomunikační soustavy řízené uloženým programem, která jsou rozdělena ve skupiny 'bitů a generována prvním generátorem toku informací s frekvencí určenou hodinovými impulsy ze zdroje hodinových impulsů, přičemž tok informací je .přenášen mezi paměťovými obvody, jejichž aktivační vstupy jsou řízeny hodinovými impulsy, přičemž paměťové obvody uspořádané postupně ve směru přenosu jsou řízeny současně, takže přijímají postupné informace obsažené v daném toku, vyznačující se tím, že obsahuje druhý generátor (IFG2) toku informací řízený zdrojem (CL) hodinových impulsů pro generování rozdělovačích informací (bil až bi3) na prvním až třetím výstupu (1, 2, 3), přičemž paměťové obvody obsahují registry (BR1, BR2, BR3, BR4) skupin bitů, případně slov, jejichž informační vstupy jsou spojeny s prvním generátorem (IFG1) toku informace a jejichž informační výstupy (Bl, B2, B3, B4) tvoří větve rozděleného toku, přičemž registry (BR2, BR3, BR4) skupin bitů, případně slov, do kterých je odbočována pouze část přicházejícího toku informace, jsou svými aktivačními vstu·· gi-cká 1. Souvislost je dále taková, že místo BIP2 rozdělovači informace dostává spolu se skokovou instrukcí (23) a s předchozí instrukcí (22) logickou 1, aby uvedené adresy 90 a 26 byly odbočeny do větve BA toku adres. Místo BIP2 dostává se zpětnou instrukcí (24) a instrukcemi (90) až (95) podružné posloupnosti logickou 0, aby se zpětná adresa (26) uložila do vyrovnávací paměti. V zájmu placní adresového registru AR skokovou adresou 90, případně zpětnou adresou 26, beze ztráty časového intervalu je na řídicí vstup C2 adresovací jednotky AU přiváděna pomocí skokové instrukce (23), popřípadě pomocí předposlední instrukce (94) podružné posloupnosti, logická 1. V zájmu snazšího porozumění rozdělování, prováděného zapojením podle obr. 3 obsahuje obr. 4 několik sdružujících symbolů. Je například označeno, jak adresový registr AR dostává zpětnou adresu 26 z větve BA toku, adres .pomocí logické 1 na řídicím vstupu C2.

   Y N Á L E Z U py (A) jednotlivě připojeny к hradlovým obvodům (AND1, AŇD2, AND3) pro blokování hodinových impulsů.
2. 2. Zapojení podle bodu 1, vyznačující se tím. že paměťové obvody obsahují registry (BIR1, BIR2) rozdělovačích informací, jejichž informační vstupy jsou připojeny к druhému generátoru (IFG2) toku informací a jejichž informační výstupy jsou jednotlivě připojeny к hradlovým obvodům (AND1, AND2) pro přenes rozdělovačích informací, kterou je příslušný hradlový obvod (AND1, AND2) řízen. '
3. 3. Zapojení podle bodu 2, vyznačující se tím, že aktivační vstup (IA) nejméně jednoho registru (BIR2) rozdělovačích informací je řízeno hradlovým obvodem (AND1), který není totožný s hradlovým, obvodem (AND2) připojeným к výstupu tohoto registru (BIR2) rozdělovačích informací.
4. 4. Zapojení podle .některého z bodů 1 až

   3. vyznačující se tím, že generátory (IFG1, IFG2) toku informací jsou tvořeny paměťmi (MEG) s přímým přístupem, na jejichž čtecí vstup jsou připojeny výstupy adresovací jednotky (AU) a jeden z výstupů (4) generátoru toku informací je veden přes první •registr (BGR1) skupin bitů na vstup adresovací jednotky (AU).