JPH08110893A - データ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 同期して動作するように配列されたデータ・
プロセッサ４のアレイと、複数のデータバスを備えた並
列処理装置を提供すること。 【解決手段】 各データ・プロセッサ４は、該プロセッ
サ４と夫々のデータバスＨ，Ｖの間でデータの転送を行
うための第１及び第２のＩ／Ｏ手段１６Ｈ，１６Ｖを有
し、複数のプロセッサ４がデータバスＨ，Ｖの各々に接
続されていて、各プロセッサ４が上記Ｉ／Ｏ手段１６
Ｈ，１６Ｖを介して異なった対のデータバスＨ，Ｖに接
続されている。各プロセッサ４は、そこに接続されたバ
スＨ，Ｖの間でデータを転送するために、第１及び第２
のＩ／Ｏ手段１６Ｈ，１６Ｖを相互接続するため、選択
的に動作するルート指定手段３２Ｈ，３２Ｖを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、デー
タ処理システムに関し、発明の種々の観点から、録音ス
タジオの信号処理ラックによって遂行できる様なディジ
タル・オーディオ信号処理の分野で、排他的ではないが
特別用途が見出される。

【０００２】

【従来の技術】オーディオ記録スタジオにおいては、図
１に簡略化してブロック図で示すように、信号処理ラッ
ク１はオペレータ・コンソール２と通信を行い、ＬＩＮ
Ｋ ＆Ｉ／Ｏブロック３によって示されたように、ネッ
トワーク（回路網）リンクに接続されたスピーカ、マイ
ク、ＤＡＴ等の種々の入出力装置と信号処理ラックとの
間でオーディオ及び制御データの通信を行うためのスタ
ジオ・ネットワークにも接続されている。

【０００３】このネットワークの動作は、コンソール
（即ち、混合デスク）２の所で、そのネットワーク内の
装置の間のデータの通信、及びコンソール制御装置の動
作に応答して遂行される信号処理ラックによる必要な処
理の実施が制御される。

【０００４】信号処理ラック１は、コンソール２上の種
々の制御の状態に応答する制御側と、制御設定に依存し
て要求されるオーディオ処理機能を実行し、リンクを介
してネットワークの装置とオーディオ・データの通信を
行うオーディオ処理側に分割されると考えることができ
る。

【０００５】以前に提案した信号処理ラック１において
は、ディジタル・オーディオ・データの処理は、添付図
面の図２に図示するような並列処理アレイによって遂行
される。図２はＡ〜Ｆで示す８つの信号処理集積回路
（ＳＰＩＣ）のアレイを示す。このプロセッサ４は、少
なくとも電気的には、矩形アレイに配列され、各ＳＰＩ
Ｃは水平データバスＨ及び垂直データバスＶに接続され
ている。

【０００６】各ＳＰＩＣ４は、それが接続されている２
つのバスの各々とデータの通信を行うように配列されて
いる。図示のとおり、水平及び垂直バスＨ，Ｖの各々は
沢山のＳＰＩＣによって共有されているが、同図の各Ｓ
ＰＩＣは異なった対のバスに接続されている。

【０００７】並列処理アレイは全体として、勿論、図２
に示されたＳＰＩＣの数よりも実質的に多くの数から成
っている。このラック１は、事実、最大１６カードまで
含んでおり、各カードは例えば８つのＳＰＩＣのアレイ
を搭載しており、カードの間は水平及び垂直バスでつな
がれており、従って、電気的には、このＳＰＩＣは１つ
の大きなアレイを形成している。

【０００８】このバスは、実際には、周期的パイプライ
ンレジスタを使って、例えば４枚のカード毎に、ループ
状に接続することができ、ループの回りで双方向通信を
可能とし、アレイの処理パワーを広げる。

【０００９】このＳＰＩＣ４はアレイの中で同期して動
作し、各ＳＰＩＣは内部メモリに蓄積された命令シーケ
ンスに従って各オーディオサンプル期間に一連の動作を
遂行する。このＳＰＩＣはセットアップにある命令シー
ケンスを使って予めプログラムされているので、全ての
可能な要求される処理動作がこのアレイによって実施で
きる。

【００１０】動作時には、オペレータ・コンソール２に
応答してＳＰＩＣに、要求される種々の処理動作を実施
させる（図示しない）制御プロセッサの制御の下に、こ
のＳＰＩＣは、それらの命令シーケンスを通して同期し
て動作する。

【００１１】

【発明が解決しようとする課題】処理アレイが、できる
だけ効率的であることが勿論望ましい。しかし、要求さ
れた処理動作を実施する際には、全体としてアレイを著
しく低減された処理効率に導くことがあり得る種々の束
縛がある。例えば、図２を再び参照すると、このシステ
ムにおいて、要求される処理を実施するために、同じ水
平又は垂直バス上に無いＳＰＩＣ−ＤとＳＰＩＣ−Ａが
データの通信をする必要があると、ＳＰＩＣ−Ａ及びＤ
の各々とバスを共有する２つのＳＰＩＣ、即ちＳＰＩＣ
−Ｂ又はＳＰＩＣ−Ｃの１つを介して達成しなければな
らない。

【００１２】今ＳＰＩＣ−Ｃが選ばれたと仮定すると、
この転送は、ＳＰＩＣ−ＡにＳＰＩＣ−Ｃと共有された
水平バスにデータを出力するように要求し、ＳＰＩＣ−
Ｃにその水平バスからメモリにデータを読み出すように
要求し、それから、ＳＰＩＣ−ＣにＳＩＰＣ−Ｄと共有
された垂直バスにデータを出力するように要求し、ＳＰ
ＩＣ−Ｄにその垂直バスからデータを読み出すように要
求する。そのような転送は、もともと遅く、ＳＰＩＣの
資源の無駄遣いである。

【００１３】一般に、全てのバス転送は、オーディオサ
ンプル期間の予め準備した時間に起こり、プログラミン
グの段階でそれらの転送時間を選択する作業は非常に複
雑であることが認められるであろう。アレイは同期して
動作するので、与えられたバスに接続されたＳＰＩＣの
１つのみが同期クロックの与えられたサイクルにおいて
そのバスに出力できる。

【００１４】このように、ＳＰＩＣの間のどんなデータ
転送に対しても、この転送は送信ＳＰＩＣ、受信ＳＰＩ
Ｃ、及びそのバスに接続された他の全てのＳＰＩＣに好
都合な時に計画されなければならない。これらの束縛
は、処理アレイの効率を厳しく制限することができる。

【００１５】

【課題を解決するための手段】本発明の観点は、データ
処理システムにおける改良に関し、類似の考えが起こっ
た場合に他のデータ処理システムにおける利点に、勿論
本発明が応用できるが、上に説明したタイプのオーディ
オ・データ処理システムに特に関係している。

【００１６】本発明の１観点によれば、下記の装置が提
供される。即ち、同期して動作するように配列された、
データ・プロセッサのアレイ、及び複数のデータバスを
備えた並列処理装置であって、各データプロセッサが当
該プロセッサと夫々のデータバスの間のデータの転送の
ための第１及び第２のＩ／Ｏ手段を有し、複数のプロセ
ッサがデータバスの各々に接続されており、各プロセッ
サが、前記Ｉ／Ｏ手段を介して、異なった対のデータバ
スに接続されており、各プロセッサが、その第１及び第
２のＩ／Ｏ手段を、そこに接続されたバスの間のデータ
転送を行うために、相互接続するための選択的に動作可
能なルート指定手段を含むデータ処理システムを提供す
る。本発明の他の観点によれば、下記の装置を提供す
る。即ち、１つのクロック信号に従って同期して動作す
るように配列されたデータプロセッサのアレイを備えた
並列処理装置であって、各プロセッサが該プロセッサの
プログラムメモリに蓄積された一連の命令に従って一連
の動作を遂行するように配列されており、各プロセッサ
が上記命令に続いてそのデータをバスに出力し、そのバ
スが空きになった時、クロック信号が１サイクルたつま
でＩ／Ｏ手段に供給されるデータを遅延する、選択的に
動作する出力遅延手段を備えた並列処理装置を提供す
る。本発明の更に他の観点によれば、クロック信号に同
期して動作するように配列された１アレイのデータプロ
セッサを含む並列処理装置であって、各処理が、複数の
前記プロセッサが接続される少なくとも１つのデータバ
スにプロセッサを接続するデータＩ／Ｏ手段を有し、各
プロセッサがそのプロセッサのプログラムメモリに蓄積
された一連の命令に従って、一連の動作を遂行するよう
に配列され、各プロセッサは、バスによってＩ／Ｏ手段
に供給されるデータを、そのデータの入力が前記命令に
よって有効になるまで遅延する選択的に動作する入力遅
延手段を含む、並列処理装置を提供する。本発明の実施
形態においては、複数のプロセッサがアドレスポート、
データポート、及び制御入力を有する外部メモリを共有
し、メモリを共有する各プロセッサが、メモリのデータ
及びアドレスポートと、メモリの制御入力に接続された
制御出力を有し、該プロセッサによってメモリのアクセ
スを制御するための、メモリコントローラに接続された
データ及びアドレス出力を有し、各プロセッサのメモリ
コントローラが、そのプロセッサによるメモリアクセス
の間にその動作の後に、データ、アドレス、及びメモリ
に対する制御出力を消勢するように配列されている、並
列処理装置を提供する。又、メモリ・コントローラの制
御の下に出力を消勢するために、データ、アドレス、及
び制御出力に、トリステート・バッファが接続されても
よい。データ処理装置は、１以上の種々の発明の観点か
ら、実施することができる。更に、本発明を実施する装
置を参照して特色が説明されている場合には、その特色
は本発明の方法に従って提供することができる。また、
その逆もできる。

【００１７】

【発明の実施の形態】図３は図２に図解された並列処理
アレイに使われ、本発明が適用できる処理装置４（ＳＰ
ＩＣ）の一般的構造を示すブロック図である。本発明の
好ましい実施形態について詳しく説明する前に、ＳＰＩ
Ｃ４の基本構造と動作を説明する。

【００１８】このＳＰＩＣ４は、プログラムＲＡＭ５を
備え、その中にＳＰＩＣの動作を制御するための命令シ
ーケンスが蓄積されている。このプログラムＲＡＭ５は
アドレス計算器６に接続されていて、そこでデータＲＡ
Ｍセクションのためのアドレス入力を発生する。このセ
クションは一般に７で示されており、夫々読み出し及び
書き込みアドレス入力ＲＡ、ＷＡ、及びデータ入力Ｄを
有する３つのデータＲＡＭ７ａ，７ｂ，７ｃを備えてい
る。

【００１９】データＲＡＭ７からの３つのデータ出力は
ＭＵＸブロック９で示されたマルチプレクサの配列に対
する４つの入力のうちの３つを形成する。ＭＵＸブロッ
ク９の４番目の入力１０は、下記に説明するとおり、処
理装置４と別に設けられた内挿器２３から係数ｃを受信
する。

【００２０】ＭＵＸブロック９は、遂行される命令に従
って、その４つの入力のどれもが４つの出力のどれにで
も接続できるように配列されている。このマルチプレク
サ９の上側の２つの出力はマルチプライア１１への２つ
の入力を形成し、マルチプライア１１の出力はマルチプ
ライア・シフタ１２に接続されている。マルチプライア
・シフタ１２はマルチプライア出力のビットシフトを行
う。

【００２１】もし、マルチプライア１１への入力が３２
ビット幅であれば、マルチプライア出力が６４ビットま
で上げられ、マルチプライア・シフタ１２が、遂行され
る命令に従ってその出力に供給される３２ビットを選択
する。マルチプライア・シフタ１２の出力は演算論理ユ
ニット（ＡＬＵ）１３に供給される。

【００２２】マルチプライア１１の１つの入力は、マル
チプレクサ９の第３の出力として、ＡＬＵ１３の入力に
も直接接続されている。このＡＬＵ１３の出力はマルチ
プレクサ１４の入力に接続されていて、そのマルチプレ
クサの出力は３つのデータＲＡＭ７ａ，７ｂ，７ｃのデ
ータ入力Ｄに接続されている。

【００２３】マルチプレクサ９の第４の出力１５は出力
データに対してパリティビットを発生するパリティ発生
器を介して、第１、及び第２のＩ／Ｏ（入力／出力）手
段１６Ｈ及び１６Ｖに接続されている。このＩ／Ｏ手段
１６Ｈ，１６Ｖはデータ転送のためプロセッサを水平・
垂直データバスＨ，Ｖに夫々接続する。

【００２４】図１２にもっと詳しく示すように、Ｉ／Ｏ
セクション１６Ｈ，１６Ｖは、夫々の出力データ路１７
Ｈ，１７Ｖと夫々の入力データ路１８Ｈ，１８Ｖを備え
ている。マルチプレクサ９の出力１５は出力データ路１
７Ｈ，１７Ｖに接続されている。

【００２５】出力データ路１７Ｖに接続されているの
は、レジスタ（Ｖ ＯＵＴ ＲＥＧ）１９Ｖ及び出力ド
ライバ２０Ｖであり、その出力は垂直バス（Ｖ ＢＵ
Ｓ）に接続されている。入力データ路１８Ｖ上では、垂
直バスが入力バッファ２１Ｖを介してレジスタ（Ｖ Ｉ
Ｎ ＲＥＧ）２２Ｖに接続されている。

【００２６】Ｉ／Ｏセクション１６Ｈのデータ路１７Ｈ
及び１８Ｈは水平バス（Ｈ ＢＵＳ）に接続されてお
り、対応するレジスタＨ ＯＵＴ ＲＥＧ及びＨ ＩＮ
ＲＥＧ、１９Ｈ，２２Ｈ、出力ドライバ２０Ｈ，２１
Ｈと同様にして相互に連係している。入力データ路のレ
ジスタ２２Ｈ，２２Ｖの出力はパリティチェック・ユニ
ット２５に接続されていて、そこでバスから受けたデー
タのパリティチェックが行われる。

【００２７】このパリティチェック・ユニット２５の出
力はマルチプレクサ１４への第２入力を形成する。前述
のとおり、（図２の）アレイの各ＳＰＩＣ４はセットア
ップにプログラムされていて、プログラムＲＡＭ５に蓄
積された一連の命令に従って、各オーディオサンプル期
間に一連の動作を遂行する。

【００２８】下記の実施例においては、各ＳＰＩＣ４は
オーディオサンプル期間につき５１２のそのような命令
を果たすことができる。セットアップの間に、それらの
命令は制御プロセッサを介してプログラムＲＡＭ５に書
き込まれ、この例では、６８０３０プロセッサ２６であ
り、信号処理ラック１（図１）のカード毎に１つとする
ことができる。

【００２９】動作においては、この５１２の命令はオー
ディオサンプル期間につき５１２クロック信号即ちチッ
ク（tick）を発生するカウンタ２７からのクロック信号
に従ってプログラムＲＡＭ５から順次読み出される。全
カウンタ２７は同期してトリガされオーディオ・サンプ
リング周波数で動作するグローバル「スタート・サンプ
ルクロック」によってチックカウントを開始する。

【００３０】かくして、このアレイの全てのＳＰＩＣが
各オーディオサンプル期間の間それらの夫々の命令シー
ケンスを通して同期して進行する。この並列処理アレイ
は、全体が一つになって、スタジオ・ネットワークのセ
ットアップ及びオペレータ・コンソール１での制御セッ
ティングに依存して要求される全ての可能な処理機能を
実行するために設けられている。

【００３１】或特定の機能を投入又は切り離すために、
またはデータのルート指定を変えるために、制御プロセ
ッサ２６は、データＲＡＭ７に対するアクセス・アドレ
スを変えるために、プログラムＲＡＭ５に直接書き込む
ことができる。

【００３２】例えば、与えられた機能を投入または切り
離しするために、その機能に対応する命令によって、ア
クセスされるアドレスが、その機能がアクティブの時使
われる処理されたデータを含むアドレスから、その機能
が切り離された時使われる処理されていないデータを含
むアドレスへ切り換えることができる。

【００３３】この制御プロセッサ２６は、ＳＰＩＣの動
作を処理する際に使われる係数（ｃ）を発生する係数内
挿器２３にも接続されている。例えば、フェーダ等のコ
ンソール制御装置がオペレータによって調節されるの
で、オーディオ信号の信号レベル等の特性を変えること
が必要である。

【００３４】これは、例えば、コンソール制御装置の設
定に対応する値の係数によって、オーディオ・サンプル
データを掛け算することによって達成できる。従って、
制御データは制御プロセッサ２６によって、コンソール
制御装置の状況によって内挿器２３に供給される。

【００３５】制御プロセッサ２６に供給されるディジタ
ル制御信号のサンプリング周波数は一般にオーディオ・
サンプリング周波数よりもずっと低く、例えば、オーデ
ィオ信号に対して４８ｋＨｚであるのに比べて制御信号
に対して１ｋＨｚであるから、制御信号サンプリング周
波数の１期間内の複数のオーディオサンプルに対して適
正な係数を発生するために、内挿が要求される。

【００３６】制御プロセッサ２６からの制御データによ
って係数内挿器２３によって遂行されるのはこの内挿で
ある。一般に、係数はチック速度の半分で発生されるの
で、各係数は連続する２つのチックに対して有効であ
る。しかし、係数サンプル速度は、クロスフェードに対
する等の或機能に対して、要求があれば、調節すること
ができる。

【００３７】内挿器２３による係数（ｃ）出力はマルチ
プレクサ９の入力１０に供給される。図４ａは以前に提
案されたシステムのプログラムＲＡＭ５に蓄積された命
令に対する命令語のフォーマットを示す。この命令語は
８ビット長である。この命令語の最初の８ビットはオペ
レーション・コード（ＯＰ ＣＯＤＥ）で、例えばデー
タＲＡＭ７の２つにデータを加算する、係数によりデー
タＲＡＭの１つにデータを掛け算する等のタイプの命令
を示している。

【００３８】この命令語の次の１２ビットは、ＭＵＸブ
ロック９及びマルチプレクサ１４におけるスイッチング
を制御し、Ｉ／Ｏセクション１６Ｈ，１６Ｖの出力ドラ
イバ２０Ｈ，２０Ｖを可能にすることを含む、データＲ
ＡＭ７、Ｉ／Ｏアクセスを可能にするＳＰＩＣの内部動
作を制御する制御データを構成する。

【００３９】命令語の次の２８ビットは、４つの７ビッ
ト・アドレス・フィールドに分けられている。最初の３
つのアドレス・フィールドは３つのデータＲＡＭ７ａ，
７ｂ，７ｃに対する書き込みアドレスを表している。最
後のアドレス・フィールドは１以上のデータＲＡＭ７に
データを書き込むための書き込みアドレスを表してい
る。

【００４０】図３を再び参照すると、各命令語はプログ
ラムＲＡＭ５から読み出されるので、これらのアドレス
はアドレス計算器６に供給され、そこでデータＲＡＭ７
のための読み出し、書き込みアドレスを復号する。残り
の命令データは、図３に太線で示す制御ライン３０に出
力される。

【００４１】制御ライン３０は、データＲＡＭ７、ＭＵ
Ｘブロック９，マルチプライア１１、マルチプライア・
シフタ１２、ＡＬＵ１３、Ｉ／Ｏセクション１６Ｈ，１
６Ｖ及びマルチプレクサ１４に接続されていて、命令語
に従ってこれらの部分の動作を制御する（図において、
破線で示された制御ライン３０は、好ましい実施形態に
与えられており、後で詳しく説明する）。

【００４２】図３にパイプライン・レジスタが一点鎖線
で対称的に示されており、Ｐ１〜Ｐ７の記号が付されて
いる。これらは、データ及び制御パスを、プログラムＲ
ＡＭ５から分けて、データＲＡＭ７、ＭＵＸブロック
９、ＡＬＵ１３、マルチプレクサ１４、そして再びデー
タＲＡＭ７を介して、下記のように、８つのパイプライ
ン０〜７にしている。

【００４３】

【００４４】各パイプライン段０〜７は、プログラムＲ
ＡＭ５からの一連の命令の読み出しをトリガするカウン
タ２７の１チックに対応する。従って、オーディオサン
プル期間の開始のチック０の時、プログラムＲＡＭ５か
ら命令０が読み出され、パイプライン・レジスタＰ１に
与えられる。

【００４５】次のチックで、命令０に対するアドレス計
算がアドレス計算器６によって行われるので、命令１は
プログラムＲＡＭ５からパイプライン・レジスタＰ１に
読み出される。この後引き続くチックにおいて、命令０
に対する命令データとして、プログラムＲＡＭ５から後
続命令が読み出され、この命令によって発生されるデー
タは内部パイプライン段を通して、伝搬する。

【００４６】パイプライン第１におけるアドレス計算器
６によって発生された読み取りアドレスは、すぐ後のパ
イプライン段でデータＲＡＭ７にアクセスするのに使わ
れるが、パイプライン段１で発生された読み取りアドレ
ス（ｗａ）はパイプライン７まで要求されない。

【００４７】従って、図３に示すとおり、書き込みアド
レスｗａは、パイプライン・レジスタＰ２からアドレス
ラインの延長上に供給され、パイプライン・レジスタＰ
３〜Ｐ７を通って、パイプライン段７のデータＲＡＭ７
の書き込みアドレス入力に現れる。

【００４８】例えば、データＲＡＭ７ａ，７ｂの特定の
アドレスにあるデータの乗算、及びデータＲＡＭ７ｃの
特定のアドレスにその積を書き込むことを要求する命令
を考えてみよう。その動作は下記のとおりである。

【００４９】第１のチックで、この命令はプログラムＲ
ＡＭ５から読み出される。第２のチックでデータＲＡＭ
７ａ，７ｂに対する読み出しアドレスとデータＲＡＭに
対する書き込みアドレスがアドレス計算器６によって発
生される。

【００５０】第３のチックで、制御ライン３０上の命令
語によって付勢されるデータＲＡＭ７ａ，７ｂに読み取
りアドレスが供給され、適正なデータサンプルがパイプ
ライン・レジスタＰ３に読み出される。データＲＡＭ７
ｃに対する書き込みアドレスは、延長アドレスライン上
のパイプライン・レジスタＰ３に送られ、後続のチック
で、次のパイプライン段を通って伝搬する。

【００５１】第４のチックで、ＭＵＸブロック９はデー
タＲＡＭから読んだデータサンプルをマルチプライア１
１の２つの入力に供給し、乗算処理の第１段階を遂行す
る。第５のチックにおいて、マルチプライア１１は乗算
処理の第２段階を遂行し、その積をパイプライン・レジ
スタＰ５に供給する。

【００５２】チック６において、命令語の制御の下にマ
ルチプライア・シフタによって、この積のビットシフト
が行われ、その結果がパイプライン・レジスタＰ６に供
給される。第７のチックにおいて、その積は、ＡＬＵ１
３を介してパイプライン・レジスタＰ７に供給される。

【００５３】第８のチックにおいて、書き込みアドレス
ｗａはデータＲＡＭ７に供給され、マルチプレクサ１４
がＡＬＵ１３からの出力をデータＲＡＭに供給するよう
に制御される。この段階の間に、データＲＡＭ７ｃは命
令語の制御データによって付勢され、それによって、こ
の積がデータＲＡＭの適正なアドレスに書かれ、動作が
完了する。

【００５４】もし、チック０で読んだ命令０が変数Ｘを
発生したならば、そのデータはチック７の終りまでデー
タＲＡＭ７に書き込まれない。従って、この変数Ｘはチ
ック８までは、どんな他の命令によっても使うことがで
きない。チックｎにおいて、プログラムＲＡＭ５から読
んだ命令は、チックｎ＋２において、データＲＡＭ７か
らのデータを読むことができるので、変数Ｘを使うこと
ができる第１の命令は命令６であり、この命令はチック
６にプログラムＲＡＭ５から読まれる。

【００５５】ＳＰＩＣの間でのＨ又はＶバスを使った転
送は、通常のパイプラインタイミングで起こる。従っ
て、もしチック０における命令０がバスの１つにデータ
の出力を要求すると、そのデータは、チック３におい
て、ＭＵＸブロック９の出力１５上のＩ／Ｏセクション
１６Ｈ，１６Ｖに、供給される。

【００５６】このチックの終りに、Ｉ／Ｏセクションの
出力レジスタ１９Ｈ及び１９Ｖに蓄積され、これは図１
２のカッコ内に示されたように、同等のパイプライン・
レジスタＰ４に対応する。チック４において、命令語中
の制御データは出力セクションに接続されている制御ラ
インを介して、出力ドライバ２０Ｈ，２０Ｖの適正な１
つを付勢するので、チック４において、データはＨまた
はＶバス上にあるであろう。

【００５７】同様にして、チック０における或るデータ
入力命令に対して、データは、チック４において、Ｉ／
Ｏセクションの入力レジスタ２２Ｈ，２２Ｖの１つに、
そのバスから供給される。それゆえ、これらの入力レジ
スタは図１２にカッコでくくって示されたように同等の
パイプライン・レジスタＰ５に対応する。

【００５８】チック５において、入力レジスタによっ
て、このデータは同等のパイプライン・レジスタ（Ｐ
６）に出力される。チック６において、パリティチェッ
クが行われ、チック７において、このデータはマルチプ
レクサ１４によってデータＲＡＭ７の適正な１つに供給
される。

【００５９】図５は同じバス上の２つのＳＰＩＣ、ここ
ではＳＰＩＣ−Ａ及びＣの間の通信の処理を示してい
る。この例では、データはＳＰＩＣ−ＡからＳＰＩＣ−
Ｃへ転送される。チック０において、命令０はデータＲ
ＡＭ７の１つにおける特定のアドレスからＨバスへのデ
ータの出力を特定するＳＰＩＣ−ＡのプログラムＲＡＭ
５から読み出される。

【００６０】同じチックにおいて、即ちチック０におい
て、ＳＰＩＣ−ＣのプログラムＲＡＭ５から命令０が読
み出され、ＨバスからデータＲＡＭ７の１つにおける特
定のアドレスへのデータの入力を特定する。チック１に
おいて、ＳＰＩＣ−Ａのアドレス計算器６によって読み
出しアドレス計算が行われ、ＳＰＩＣ−Ｃのアドレス計
算器６によって書き込みアドレス計算が行われる。

【００６１】チック２において、ＳＰＩＣ−Ａのデータ
ＲＡＭ７の１つにおける適正なアドレスから、データが
読み出される。そして、この入力命令はＳＰＩＣ−Ｃの
パイプライン・レジスタＰ３に供給される。チック３に
おいて、ＳＰＩＣ−ＡのＩ／Ｏセクション１６Ｈにおけ
る出力レジスタ１９Ｈに、そのデータが供給され、ＳＰ
ＩＣ−Ｃのパイプライン・レジスタＰ４に、その入力命
令が供給される。

【００６２】チック４において、ＳＰＩＣ−Ａの出力ド
ライバ２０ＨはＨバスにデータを出力できるようにさ
れ、そのデータはＳＰＩＣ−ＣのＩ／Ｏセクション１６
Ｈにおける（同等なパイプライン・レジスタ（Ｐ５）に
対応する）入力レジスタ２２Ｈによって受信される。

【００６３】チック５において、同等のパイプライン・
レジスタ（Ｐ６）に、ＳＰＩＣ−Ｃのレジスタ２２Ｈに
よってデータが供給される。チック６において、ＳＰＩ
Ｃ−Ｃのパリティチェック・ユニット２５によってパリ
ティチェックが行われる。チック７において、ＳＰＩＣ
−ＣのデータＲＡＭ７の１つの特定のアドレスにデータ
が書き込まれる。

【００６４】上記のとおり、同一データバス上の２つの
ＳＰＩＣの間の通信は全部で８つのチックをとる。先述
したように、先の提案によれば、図２においてＳＰＩＣ
−ＡとＳＰＩＣ−Ｄ等のデータバスを共有しない２つの
ＳＰＩＣの間の通信を達成するために、データは始めに
ＳＰＩＣ−ＡからＳＰＩＣ−Ｂ及びＳＰＩＣ−Ｃの１つ
に送られ、次にＳＰＩＣ−ＣからＳＰＩＣ−Ｄに送られ
る。

【００６５】これは全部で４つの命令を要求する。ＳＰ
ＩＣ−ＡにおけるＯＵＴ命令、ＳＰＩＣ−Ｃ（又はＢ）
におけるＩＮ命令、ＳＰＩＣ−Ｃ（又はＢ）におけるＯ
ＵＴ命令、ＳＰＩＣ−ＤにおけるＩＮ命令である。図５
から、次のことが解る。即ち、もしＳＰＩＣ−ＡのＯＵ
Ｔ命令が０命令ならば、チック０で読み出しが行われ、
データはチック７でＳＰＩＣ−ＣのデータＲＡＭに書き
込まれ、チック８までＳＰＩＣ−ＣのＯＵＴ命令によっ
て読むことができない。

【００６６】これは、そのデータを出力できるＳＰＩＣ
−Ｃの最も早い命令がチック６に読まれる命令６であ
り、データはチック１３までＳＰＩＣ−ＤのデータＲＡ
Ｍに実際に書き込まれないことを意味する。従って、異
なったバス上のＳＰＩＣの間の通信は最低１４チックと
り、２つの命令と、転送の目的のためだけに「中間」Ｓ
ＰＩＣ−Ｃ（上記の例におけるＳＰＩＣ−Ｃ）における
データＲＡＭ位置を使う。この転送処理はゆっくりであ
り、ＳＰＩＣの処理資源を無駄にしている。

【００６７】本発明の好ましい実施形態に依れば、各Ｓ
ＰＩＣ４は選択的に動作するルート指定手段を含み、Ｉ
／Ｏセクション１６Ｈ，１６Ｖの１つの入力路１８が他
のＩ／Ｏセクションの出力路１７に接続できるようにす
る。これによって、バスの１つから受信したデータがＳ
ＰＩＣの主信号処理回路を含むことなしに他のバスに転
送できる。

【００６８】ルート指定手段を制御するには、図４ｂに
図示するとおり、命令語の始めに２つのルート指定制御
ビット（ＲＣ）が付加される。これらのビットの１つ
（Ｈ−Ｖ）は、Ｈバスから出力路、Ｖバスへの入力路の
相互接続を制御し、他のビット（Ｖ−Ｈ）はＶバスから
出力路、Ｈバスへの入力路の相互接続を制御する。

【００６９】これらの制御ビットは、図３の制御ライン
３０の破線で示されているように、図３の制御バス３０
のパイプライン段を通って伝搬し、パイプライン段１５
からＩ／Ｏセクション１６Ｈ，１６Ｖに供給される。

【００７０】図６は、選択的なルート指定機能を遂行す
るためのＩ／Ｏセクション１６の配列を詳細に示してい
る。図６において、Ｉ／Ｏセクションのデータ出力路１
７Ｈ，１７Ｖは、表現を易しくするために、２つの入力
路１８Ｈ，１８Ｖとしてグループ化されている。

【００７１】勿論実際に、入力及び出力路１７Ｈ，１８
Ｈは同じＨバスに接続され、入力及び出力路１７Ｖ，１
８Ｖは同じＶバスに接続されている。図示のとおり、夫
々のマルチプレクサ３２Ｈ及び３２Ｖは、出力レジスタ
１９及び出力ドライバ２０の間のＩ／Ｏセクション１６
の出力路１７Ｈ及び１７Ｖにおいて接続されている。

【００７２】マルチプレクサ３２Ｈはレジスタ１９Ｈの
出力に接続された１つの入力と、入力データ路において
Ｖバスから入力レジスタ２２Ｖの出力に接続された他の
入力を持つ。マルチプレクサ３２Ｈの出力は出力ドライ
バ２０Ｈへの入力を形成する。

【００７３】同様にして、マルチプレクサ３２Ｖは出力
レジスタ１９Ｖからの１つの入力と、入力データ路にお
いてＨバスから入力レジスタ２２Ｈの出力に接続された
他の入力を持つ。マルチプレクサ３２Ｖの出力は出力ド
ライバ２０Ｖへの入力を形成する。

【００７４】Ｖ−Ｈ制御ビットを供給するためにマルチ
プレクサ３２Ｈの制御入力には制御ライン３０のブラン
チが接続されている。これによって、マルチプレクサの
入力のどちらが出力ドライバ２０Ｈに供給されるのかが
決まる。このＶ−Ｈ制御ビットは、要求があれば、ＯＵ
Ｔ可能化信号として役立てるため、出力ドライバ２８に
も供給される。

【００７５】同様にして、このＨ−Ｖルート指定制御ビ
ットは、マルチプレクサの切換および出力ドライバの可
能化を制御するために、マルチプレクサ３２Ｖの制御入
力、及び出力ドライバ２０Ｖに供給される。

【００７６】ＳＰＩＣの内部処理回路への又はそこから
の転送を含む、通常のＩ／Ｏ命令に対しては、ルート指
定制御ビットＶ−Ｈ，Ｈ−Ｖは０であり、マルチプレク
サ３２Ｈ，３２Ｖレジスタ１９Ｈ，１９Ｖの出力を出力
ドライバ２０Ｈ，２０Ｖに接続する。

【００７７】従って、前述のように、入力データ路１８
Ｈ，１８Ｖを介して、どちらのバスからもＳＰＩＣに入
力でき、出力路１７Ｈ，１７Ｖを介してＳＰＩＣから出
力できる。しかしながら、図２のアレイにおけるＳＰＩ
Ｃ−Ａ及びＤ等の異なったバス上のＳＰＩＣの間のデー
タ転送に対しては、ＳＰＩＣ−Ｃ（又はＳＰＩＣ−Ｂ）
における選択的ルート指定機能は、それが接続された水
平および垂直バスの間で適正な時間にデータを転送する
ように実施される。

【００７８】例えば、データがＳＰＩＣ−ＡからＳＰＩ
Ｃ−Ｃを介してＳＰＩＣ−Ｄに転送されると仮定して、
このデータはＨバス上をＳＰＩＣ−Ｃの入力レジスタ２
２Ｈへ供給される。ＳＰＩＣ−Ｃに対する適正な命令に
おけるＨ−Ｖ制御ビットは次のようにセットされる。次
のチックにおいて、マルチプレクサ３２Ｖはレジスタ２
２Ｈの出力を出力ドライバ２０Ｖに接続し、セットＨ−
Ｖ制御ビットは、出力ドライバを可能化して、データが
Ｖバス上に現れ、ＳＰＩＣ−Ｄによって入力に使われる
ようにする。

【００７９】同様にして、もしデータがＳＰＩＣ−Ｄか
らＳＰＩＣ−Ａに転送されるべきならば、ＳＰＩＣ−Ｃ
の適正な命令におけるＶ−Ｈ制御ビットは、Ｖバスから
受けたデータがＳＰＩＣ−Ｃのレジスタ２２Ｖによって
出力される時、マルチプレクサ３２ＨがＨバスにデータ
を出力できるようにする出力ドライバ２０Ｈにデータを
供給する。

【００８０】上記処理は、ＳＰＩＣ−ＡからＳＰＩＣ−
Ｄへのデータ転送に対して図７に示されている。ここ
で、チック０において、ＳＰＩＣ−ＡのプログラムＲＡ
Ｍ５から読み出される命令０はデータＲＡＭ７からＨバ
スにデータを出力する命令である。ＳＰＩＣ−Ｃに対す
る命令０において、Ｈ−Ｖ制御ビットがセットされる。

【００８１】チック１において、命令０はＳＰＩＣ−Ａ
及びＣのパイプライン段１を通って伝搬し、命令１はＳ
ＰＩＣ−ＤのプログラムＲＡＭから読み出される。この
命令はＶバスからデータを入力する命令である。ＳＰＩ
Ｃ−Ａのパイプライン段を通して伝搬した後、データは
ＳＰＩＣ−Ａによって、チック４にＨバスに出力され
る。

【００８２】このチックにおいて、ＳＰＩＣ−Ｃの入力
レジスタ２２Ｈによって、このデータが登録される。次
のチック、チック５において、ＳＰＩＣ−Ｃにおける命
令０のセットＨ−Ｖ制御ビットが、パイプラインを通し
て、ＳＰＩＣ−Ｃの出力データ路１７Ｖのマルチプレク
サ３２Ｖ及び出力ドライバ２０Ｖに伝搬する。

【００８３】かくして、データは入力レジスタ２２Ｈか
らマルチプレクサ３２Ｖ及び出力ドライバ２０Ｖを通っ
てＶバスにルート指定される。このチックの間に、Ｖバ
ス上のデータはＳＰＩＣ−Ｄの入力レジスタ２２Ｖによ
って登録され、チック８に、このＳＰＩＣのパイプライ
ン段５〜７を通して伝搬し、ＳＰＩＣ−ＤのデータＲＡ
Ｍ７に書き込まれる。

【００８４】このように、上記実施形態においては、異
なったデータバス上で、ＳＰＩＣの間でのデータの転送
は、９つのチックを要求するだけであり、１つのデータ
バスを共有するＳＰＩＣの間のデータの転送のためより
も１チック多いだけである。このような通信に要求され
る超過チックは、図６の入力レジスタ２２Ｈ及び２２Ｖ
の入力ではなくて出力に、マルチプレクサ３２Ｈ，３２
Ｖの入力を接続した結果である。

【００８５】この配列は、バスの間でデータの忠実な転
送を行うために、データに対して充分なセットアップ時
間があることを確かめるのに好都合である。同じＳＰＩ
ＣにおけるＨ−ＶとＶ−Ｈビットセットの両方を持つこ
とが可能であること、及びもしビットが変わればデータ
も変わることに注目されたい。

【００８６】上記選択的なルート指定機能によって、異
なったバス上でＳＰＩＣの間でもっとずっと速い通信が
でき、それによって、セットアップ時に全体としてアレ
イの効率的なプログラミングができるだけでなく、転送
の間、ＳＰＩＣ−Ｃの内部処理回路が占有されない。

【００８７】換言すると、図７のＳＰＩＣ−Ｃに対する
命令０は、他の機能、例えば、内部算術演算、又はＶバ
スを使う入力又は出力命令として使うことができる。Ｓ
ＰＩＣ−Ｃの処理資源はルート指定動作の間使えるよう
になっているので、全体的にみたアレイに対するプログ
ラム作業の際の束縛を大幅に減らす。従って、このアレ
イの処理パワーおよび全体的効率は実質的に増される。

【００８８】勿論、処理装置４が、上記実施形態の適正
な延長によって、２以上のデータバスに接続されていれ
ば、選択的なルート指定機能が処理アレイに適用できる
ということを評価できる。

【００８９】前にも述べたとおり、ＳＰＩＣに蓄積され
た命令シーケンスに従って、並列処理アレイにおける全
バス転送は、オーディオサンプル期間の予め定められた
時間に起こる。全体として、そのアレイによって遂行さ
れなければならない多数の処理動作を考えると、バス転
送回数を選ぶ作業が非常に複雑になり得ることを評価で
きる。

【００９０】図８は、適用できる資源が与えられた処理
要求の簡単な実現を許さない場合に起こる問題のタイプ
を図示している。同図において、２つのＳＰＩＣ、即ち
ＳＰＩＣ−Ａ，ＳＰＩＣ−Ｂに対する適用できる資源、
これらのＳＰＩＣに接続しているＶバスの適用できる資
源は、アレイの部分プログラムの後オーディオサンプル
期間の一部に対して記載されている。

【００９１】この状況の下で、ＳＰＩＣ−ＡからＳＰＩ
Ｃ−Ｂへのデータ転送が要求されることを考えてみよ
う。ＳＰＩＣ−Ａの命令ｎ〜ｎ＋１１は、ＶバスへのＯ
ＵＴ命令に使える命令ｎ＋１を除いて、全てが配分され
ている。内部パイプラインを行うという観点から、ＯＵ
Ｔ命令として配分されていれば、そのＯＵＴ命令によっ
て発生されたデータは、ＳＰＩＣ−Ａ資源列にアスタリ
スクで示すように、４チック後に、すなわち、チックｎ
＋５に、Ｖバスに現れる。しかし、Ｖバスはチックｎ＋
８を除いて、チックｎ〜ｎ＋１１の全てに対して塞がっ
ている。

【００９２】同様にして、ＶバスからのＩＮ命令として
使えるチックｎ＋７を除いて、チックｎ〜ｎ＋１１ま
で、ＳＰＩＣ−Ｂに対する命令の全てが、配分されてい
る。内部パイピングの観点から、ＳＰＩＣ−Ｂ資源の列
にアスタリスクで示したようにチックｎ＋１１におい
て、チックｎ＋７におけるＩＮ命令がＶバスからの入力
データに対して有効である。ここでもまた、Ｖバスはこ
のチックに対して空きではない。

【００９３】前に提案されたシステムにおいて、上に述
べたもののような束縛がアレイの処理効率に非常に影響
する。何故ならば、例えばそれらのＳＰＩＣの処理資源
を使い、転送を遅らせる、他のＳＰＩＣを介してデータ
を転送することによって、又は、そのデータの必要な更
なる処理に適用できる時間を短縮する、データサンプル
期間における後の段まで、転送を遅らせることにより、
要求されるＳＰＩＣ−ＡからＳＰＩＣ−Ｂへの転送をも
たらす代替方法が見つけられなければならないからであ
る。

【００９４】本発明の好ましい実施形態においては、各
ＳＰＩＣに設けられ、バスが空きになった時、クロック
信号の１周期まで、遅延されるように、命令に続いてそ
のＩ／Ｏセクションに供給されるデータをしてそのデー
タをバスに出力できるようにするために、各ＳＰＩＣに
選択的に動作する出力遅延手段が設けられる。

【００９５】更に、選択的に動作できる入力遅延手段
は、各ＳＰＩＣの中に設けられていて、バスによって、
Ｉ／Ｏセクションに供給されるデータを、そのデータの
ＳＰＩＣの内部処理回路への入力がＩＮ命令によって実
行できるようになるまで、遅延できるようにするのが好
ましい。

【００９６】この出力遅延手段の動作を制御するには、
図４ｂに図示するとおり、命令語の最初に２つの出力遅
延制御ビット（ＯＤ）が加えられる。これらのビットの
１つ（ＯＤＨ）はＩ／Ｏセクション１６ＨのＨバスへの
出力の遅延を制御し、他のビット（ＯＤＶ）はＩ／Ｏセ
クション１６ＶのＶバスへの出力の遅延を制御する。

【００９７】これらの制御ビットは、図３の制御バス３
０のパイプライン段を通って伝搬し、パイプライン段４
からＩ／Ｏセクション１６Ｈ，１６Ｖに供給される。図
９は、Ｈバスに対する選択的出力遅延機能を実現するた
めのＩ／Ｏセクションの一部の配列を示す。

【００９８】Ｖバスに対する出力遅延機能をもたらすＩ
／Ｏセクション１６Ｖの配列及び動作は全く同等であ
る。図９は、プログラムＲＡＭ５から、図に示す（パイ
プライン・レジスタＰ１〜Ｐ３を含む）パイプライン段
０〜２を使った、Ｉ／Ｏセクション１６Ｈの出力路１７
Ｈへのデータおよび制御パスを示す。前に記したよう
に、出力レジスタ１９Ｈは同等のパイプライン・レジス
タ（Ｐ４）に対応する。

【００９９】図示するとおり、マルチプレクサ３５は、
出力レジスタ１９Ｈの前の出力データ路１７Ｈにおいて
接続される。このマルチプレクサの出力は、出力レジス
タ１９Ｈへの入力を形成し、このマルチプレクサ３５の
１つの入力は内部処理回路からデータ路１７Ｈによって
提供される。

【０１００】このマルチプレクサ３５の他の入力は、レ
ジスタ１９Ｈの出力に接続されている。このパイプライ
ン・レジスタ（Ｐ４）は、レジスタ１９Ｈの出力と、マ
ルチプレクサ３５の入力との間の接続を横切って延びる
ことはないから、この接続にはパイプライン・レジスタ
はない。

【０１０１】プログラムＲＡＭ５からの制御ライン３０
の２つのブランチは、図中に個々に示されている。これ
らの１つは、Ｉ／Ｏセクションに出力遅延ビットＯＤＨ
を供給し、他は出力ドライバ２０Ｈに対する出力可能化
信号（Ｈイネーブル）を供給する。

【０１０２】この実施形態において、出力ドライバ２０
Ｈは、Ｈイネーブルビットが１の時、可能化される（そ
して、０の時、不能にされる）。同様にして、出力遅延
機能は出力遅延制御ビットＯＤＨが１の時、実施され
（０の時実施されない）。

【０１０３】図示のとおり、パイプライン・レジスタＰ
３の後に、出力遅延制御ビットラインがレジスタ３６へ
の入力を形成し、このレジスタが、１チック遅延をもた
らし、したがって、同等なパイプライン・レジスタ（Ｐ
４）に対応する。この制御ライン上をパイプライン・レ
ジスタ（Ｐ４）を表すラインの延長によって示されるよ
うなＨイネーブル制御ラインにおいて、パイプライン・
レジスタが接続されている。

【０１０４】このレジスタ３６は、２つのマルチプレク
サ入力のうちのどちらがマルチプレクサ出力に接続され
るかを制御するために、マルチプレクサ３５の制御入力
３７に接続されている非反転入力を有する。レジスタ３
６の非反転出力は、ＡＮＤゲート３８への１入力も形成
する。

【０１０５】ＡＮＤゲート３８の他の入力は、インバー
タ３９を介して、レジスタ３６への入力の所で、ＯＤＨ
制御ラインに接続されており、この点でパイプライン遅
延はない。ＡＮＤゲート３８の出力は、パイプライン・
レジスタを介して、ＯＲゲート４０の１入力に接続され
ていて、ゲート４０の出力は出力ドライバ２０Ｈへの制
御入力を形成する。

【０１０６】レジスタ３６は、他のＡＮＤゲート４１の
１入力に接続された反転出力も有する。ＡＮＤゲート４
１の他の入力は、同等のパイプライン・レジスタ（Ｐ
４）の後のＨイネーブル制御ラインである。ＡＮＤゲー
ト４１の出力は、ＯＲゲート４０の第２入力を形成す
る。

【０１０７】先ず、遅延されない、即ち制御ビットＯＤ
Ｈが０であるＨバスへの通常のＯＵＴ命令を考えてみよ
う。出力されるべきデータは、出力レジスタ１９Ｈに供
給されるので、このＨイネーブルビットはＯＵＴ命令に
対し１にセットされていて、パイプライン・レジスタ
（Ｐ４）に達し、制御ビットＯＤＨ＝０がレジスタ３６
に入力される。

【０１０８】次のチックにおいて、データは、レジスタ
１９Ｈによって、出力ドライバ２０Ｈに出力され、ＯＤ
Ｈ＝０マルチプレクサ３５の制御入力３７に供給される
から、レジスタ１９Ｈによるデータ出力はマルチプレク
サを介してレジスタ入力にフィードバックされない。

【０１０９】このチックの間に、セットＨイネーブルビ
ットがＡＮＤゲート４１とＯＲゲート４０を介して供給
され、出力ドライバ２０Ｈを可能化するので、データが
Ｈバス上に現れる。しかしながら、もしチック４におい
て、出力データを遅延させるその命令に対して、出力制
御ビットＯＤＨが１にセットされていたならば、マルチ
プレクサを切り換えてレジスタ１９Ｈによって、そのデ
ータ出力をレジスタ入力にフィードバックするマルチプ
レクサ３５の制御入力３７上にＯＤＨ＝１が現れる。

【０１１０】この場合、出力ドライバ２０Ｈの付勢を妨
げる（全ＯＵＴ命令に対してセットされる）Ｈイネーブ
ルビットをゲートアウトする必要がある。レジスタ３６
の反転出力がゼロであろうから、ＡＮＤゲート４１によ
って、これが達成される。

【０１１１】もし、この出力が１チック以上遅らされる
べきであれば、出力制御ビットＯＤＨは、その出力命令
に続く適正数の命令にセットされる。（これら他の命令
はＨバスへＯＵＴ出力以外のどんな命令であってもよ
い）。

【０１１２】このように、出力制御ビットＯＤＨは、出
力すべきデータを、Ｈバスが空きになった時、１チック
たつまで遅延する適正数の命令に、セットされている。
このチックの間に、そのときまでにレジスタ１９Ｈに繰
り返しフィードバックされているデータがＨバスに出力
されなければならない。

【０１１３】このように、パイプラインを行うという観
点からみると、プログラムＲＡＭ５から４チック早く読
み出された命令（これもＨバスへのＯＵＴ命令以外のど
んな命令でもよい）は、０にセットされた制御ビットＯ
ＤＨを有する。この命令はＨバスへのＯＵＴ命令ではな
いから、Ｈイネーブルビットはセットされず、出力ドラ
イバ２０Ｈが遅延されたデータを出力できるようにする
ために、このビットを発生する必要がある。

【０１１４】このことは、ＡＮＤゲート３８及びインバ
ータ３９によって達成され、これらは、ＯＤＨ制御ライ
ン上の１から０への遷移を有効に検出し、その論理の解
析から解るように、１を発生し、それがＯＲゲート４０
を介してイネーブル信号として出力ドライバ２０Ｈの制
御入力に供給される。

【０１１５】Ｉ／Ｏセクション１６ＶのＶバスにおける
出力データ路１７Ｖの構造は、Ｈバスに対して図９に示
されているのと同等である。Ｖバスにデータを出力する
ＳＰＩＣ−Ａについて図８に示された問題を克服するた
めに、後続の命令における出力遅延制御ビットＯＤＶの
設定は、図８のＯＤＶと見出しのついた例によって示さ
れている。

【０１１６】かくして、ＳＰＩＣ−Ａは、チックｎ＋５
においてデータをＶバス上に置く、チックｎ＋１におい
て使えるＶバスへのＯＵＴ命令を持つ。このＶバスは３
チック後まで空きにならないので、出力すべきデータは
３つのチックによって出力セクション１６Ｖにおいて遅
延されねばならない。

【０１１７】そのため、チックｎ＋１におけるＯＵＴ命
令に対する出力遅延ビットＯＤＶは、次の２つの命令
（これはＶバスへのＯＵＴ命令以外のどんな命令でもよ
い）において、ビットＯＤＶであるものとして１にセッ
トされる。かくして、データは全部で３チックの間、出
力データ路１７Ｖにおいて遅延され、バスが空きになっ
た時、チックｎ＋８においてＶバスに出力する。

【０１１８】選択的遅延入力機能に対して、図４ｂに図
示されているように、命令の最初に２つの入力遅延ビッ
トＩＤが付加される。これらのビットの１つであるＩＤ
ＨはＨバスからの入力データの遅延を制御し、他の制御
ビットＩＤＶはＶバスからの入力データの遅延を制御す
る。これらの制御ビットは再び図３の制御バス３０のパ
イプライン段を通って伝搬し、パイプライン段５からＩ
／Ｏセクション１６Ｈ，１６Ｖに供給される。

【０１１９】図１０は、Ｈバスからのデータ入力に対
し、選択的遅延機能を実施するためのＩ／Ｏセクション
１６Ｈの入力データ路１８Ｈの配列を図示している。同
図に示されているとおり、マルチプレクサ４５は入力デ
ータ路１８Ｈにおいて接続されており、このマルチプレ
クサ４５の出力は同等のパイプライン・レジスタ（Ｐ
５）を構成するレジスタ２２Ｈへの入力を形成する。

【０１２０】マルチプレクサ４５の１入力は、入力バッ
ファ２１Ｈの出力によって、提供される。このマルチプ
レクサ４５の他の入力は（パイプライン・レジスタを介
することなく）直接にレジスタ２２Ｈの出力に接続され
ている。

【０１２１】プログラムＲＡＭ５からの制御ライン３０
のブランチはパイプライン・レジスタＰ１〜Ｐ５を介し
て、マルチプレクサ４５の制御入力４６へ入力遅延制御
ビットＩＤＨを供給する。もし制御ビットＩＤＨがセッ
トされていない、即ちゼロであれば、マルチプレクサ４
５は入力バッファ２１Ｈをレジスタ２２Ｈに接続する。

【０１２２】もし、ＩＤＨ＝１ならば、マルチプレクサ
４５はレジスタ２２Ｈの出力を入力にフィードバックす
る。かくして、ＳＰＩＣによって処理されるデータがチ
ックｎにおいてＨバスに適用できるが、Ｈバスからの入
力データに適用できる命令がチックｎ−２においてプロ
グラムＲＡＭから読み出される場合を考えてみよう。

【０１２３】内部パイプラインを行うという観点から、
チックｎ−２におけるＩＮ命令はチックｎ＋２における
バス上の入力データに対して効果的である。このこと
は、処理すべきデータが２チックだけ速すぎるバス上に
現れる。チックｎにバス上に現れるデータは２つのチッ
クによって入力データ路１８Ｈにおいて遅延されなけれ
ばならない。

【０１２４】これを達成するには、（ＩＮ命令以外のど
んな命令でもよい）チックｎ−４及びｎ−３におけるプ
ログラムＲＡＭ５から読み出される命令は、１にセット
されたＩＤＨ制御ビットを持つ。チックｎの間に、Ｈバ
ス上のデータは入力レジスタ２１Ｈとマルチプレクサ４
５を介して、レジスタ２２Ｈに供給される。

【０１２５】チックｎ＋１において、命令ｎ−４に対す
るセット制御ビットＩＤＨが、パイプライン・レジスタ
Ｐ１〜Ｐ５を通って、マルチプレクサ４５の制御入力４
６に伝搬した。従って、チックｎ＋１の間に、レジスタ
２２Ｈによるデータ出力は、マルチプレクサ４５を介し
てレジスタ入力に帰還される。

【０１２６】同様にして、チックｎ＋２において、命令
ｎ−３に対するセット制御ビットＩＤＨは、再びマルチ
プレクサ４５を制御して、データをレジスタ２２Ｈの入
力にフィードバックする。チックｎ＋３において、チッ
クｎ−２における入力命令は制御ライン３０のパイプラ
イン段Ｐ１〜Ｐ５を通って伝搬するので、マルチプレク
サ４５は帰還接続をレジスタ２２Ｈの出力から切り離
す。

【０１２７】従って、レジスタ２２Ｈによって出力され
たデータは、通常、パイプラインレジスタ（Ｐ６）、パ
リティチェック２５、パイプライン・レジスタＰ７を通
して、データＲＡＭ７にデータを供給する通常の入力イ
ネーブル信号によって制御されるマルチプレクサ１４に
伝搬する。

【０１２８】ＶバスＩ／Ｏセクションにおける入力デー
タ路１８Ｖの構造及び動作は上記ＨバスＩ／Ｏセクショ
ンに対するのと同等である。ＶバスからＳＰＩＣ−Ｂへ
の入力に対する図８に示された問題を解く連続する命令
中の入力遅延制御ビットＩＤＶの設定は図８のＩＤＶ列
に示されている。ここでは、ＶバスからのＩＮ命令はチ
ックｎ＋７においてＳＰＩＣ−Ｂで使える。

【０１２９】この命令は、チックｎ＋１１において、バ
ス上にある入力データに効果的であり、要求されたデー
タの後の３つのチックはバス上に実際にある。このよう
に、入力遅延ビットＩＤＶは、入力命令に先行する３つ
の命令、即ち、命令ｎ＋４，ｎ＋５，ｎ＋６において１
にセットされる。

【０１３０】チックｎ＋８において、このデータはＶバ
スＩ／Ｏセクションの入力レジスタ２２Ｖに供給され
る。命令ｎ＋４からｎ＋６におけるセットＩＤＶビット
はチックｎ＋９〜ｎ＋１１の間にレジスタ入力にデータ
をフィードバックし、次のチックにおいて、そのデータ
の入力がＩＤＶ＝０が成り立つ通常のＩＮ命令ｎ＋７に
従って進行するのに役立つ。

【０１３１】遅延されたＩＮおよび遅延されたＯＵＴ設
備は、アレイのプログラム作業の際に束縛の数を大幅に
減らし、処理アレイの効率を実質的に改善する。本発明
の一実施形態においては、１以上の遅延されたＩＮ、遅
延されたＯＵＴ、及び選択的ルート指定機能が含まれる
が、この３つの機能の全てを備えた好ましい場合におい
てさえも、命令語の長さは、図４ｂに示されたように６
ビットだけ増加される必要があるだけである。

【０１３２】並列処理アレイの高度な全効率のために、
アレイ上に一体として効率的なメモリ配列を有し、デー
タＲＡＭ７のメモリ容量を実用上可能なかぎり最大限に
使うことが望ましい。或処理動作は多くのオーディオサ
ンプル期間にわたり大量のデータの蓄積を要求する。

【０１３３】例えば、他の例として、エコー又はリバー
ブ（REVERB）効果等の或種の効果を作るため、比較的長
い期間にわたる複数のオーディオサンプルの蓄積が要求
されることができる。他の例として、特定な動作、例え
ば或内挿機能に使うルックアップ・テーブルの形式でデ
ータを蓄積することが必要であろう。

【０１３４】本発明の好ましい実施形態においては、そ
のような目的のために、付加のメモリ、好ましくは１Ｍ
ｂのダイナミック・ランダムアクセス・メモリ（ＤＲＡ
Ｍ）が設けられる。しかし、本発明の一実施形態におい
ては、コストを下げるために、１以上のプロセッサによ
って各ＤＲＡＭが共用される。

【０１３５】共用された外部メモリが、処理システムの
異なったプロセッサの間でデータの通信のために使われ
てきたので、各プロセッサは他のプロセッサによってメ
モリに書き込まれたデータを読むことができ、本発明の
実施形態においては各プロセッサは付加的外部蓄積容量
としてＤＲＡＭを使う。

【０１３６】このように、内部ＳＰＩＣデータＲＡＭの
効率的な使用は、上記データまたはルックアップ・テー
ブル等のデータを蓄積するＤＲＡＭを使って達成できる
が、プロセッサからプロセッサへの通信は先に述べたＨ
及びＶバスを介する転送といった、ずっと速い方法で達
成される。

【０１３７】さらに、各ＤＲＡＭは１以上の、例えば２
つの、ＳＰＩＣによって共用でき、メモリは分けられて
おらず、２つのプロセッサはメモリの異なったアドレス
空間を使うようにプログラムされているので、この装置
は特に簡単でコスト効率もよい。

【０１３８】図１１は、本発明の好ましい実施形態にお
ける２つのＳＰＩＣ、即ち、ＳＰＩＣ１、ＳＰＩＣ２の
間のＤＲＡＭ５０の接続を示している。同図において、
Ｉ／Ｏセクション１６Ｈ及び１６Ｖ、及びＳＰＩＣ１の
制御バス３０は、ＤＲＡＭのＩ／Ｏ及びＳＰＩＣ１のた
めの制御回路へのＳＰＩＣ１の接続を図示するために示
されている。

【０１３９】ＳＰＩＣ２に対するＤＲＡＭのＩ／Ｏ及び
ＳＰＩＣ２のための制御回路は、簡単化するために省略
されているが、ＳＰＩＣ１のそれと全く同等である。図
示のとおり、ＳＰＩＣ１のＭＵＸブロックの出力１５
は、ＤＲＡＭデータ出力レジスタ及びマルチプレクサ
（Ｄ ＯＵＴ ＲＥＧ及びＭＵＸ）５１、及びＤＲＡＭ
アドレスレジスタ及びマルチプレクサ（ＡＤＤ ＲＥＧ
及びＭＵＸ）５２に接続されている。

【０１４０】これらのレジスタ５１，５２の出力は、夫
々のトリステート（３状態）バッファ５３，５４を介し
て、ＤＲＡＭ５０のデータ及びアドレス・ポートに接続
されている。このＤＲＡＭデータポートは、入力バッフ
ァ５５を介して、ＤＲＡＭデータ入力レジスタ及びマル
チプレクサ（Ｄ ＩＮ ＲＥＧ及びＭＵＸ）５６にも接
続されており、そのマルチプレクサの出力はＩ／Ｏセク
ション１６Ｈ，１６Ｖからパリティチェッカ２５への入
力路と接続されている。

【０１４１】Ｉ／Ｏセクション１６Ｈ，１６Ｖへの制御
ライン３０の延長はＤＲＡＭコントローラ６０に接続さ
れていて、ＤＲＡＭ５０のＲＡＳ，ＣＡＳ及びＷＥ入力
に夫々のＤＲＡＭ制御出力を供給するため、このコント
ローラで通常の制御信号ＲＡＳ（行アドレス・ストロー
ブ）、ＣＡＳ（列アドレス・ストローブ）、及びＷＥ
（ライトイネーブル）を発生する。

【０１４２】更に、図示するとおり、トリステート・バ
ッファ５７，５８及び５９がＤＲＡＭコントローラ６０
のＲＡＳ，ＣＡＳ，ＷＥ出力に接続されている。ＤＲＡ
Ｍコントローラ６０は（図に破線で示した）制御ライン
６１によって示され、下記に更に説明するように、ＤＲ
ＡＭ １／Ｏ回路及びトリステート・バッファ５７〜５
９の動作を制御する。

【０１４３】このＤＲＡＭ Ｉ／ＯおよびＳＰＩＣ２に
対する制御回路はＳＰＩＣ１に対するのと同等である。
従って、ＳＰＩＣ２のＤＲＡＭコントローラはトリステ
ート・バッファを介して、ＤＲＡＭ５０のＲＡＳ，ＣＡ
Ｓ，ＷＥ入力に接続されていて、ＳＰＩＣ２に対するＤ
ＲＡＭ Ｉ／Ｏ回路は、図面に示したように、ＤＲＡＭ
データ及びアドレスポートＤ，Ａに接続されている。

【０１４４】各ＳＰＩＣに対して、ＤＲＡＭアクセスは
Ｉ／Ｏアクセスであると考えられている。ＤＲＡＭはＳ
ＰＩＣに対して外部にある。ＤＲＡＭアクセスの制御
は、Ｈ及びＶバスアクセスが使う命令語の制御データフ
ィールドの同じビットを使う。そして、ＤＲＡＭアクセ
スはＨ又はＶバスアクセスと同じチックにおいては可能
でない。

【０１４５】しかし、各ＤＲＡＭアクセスに対して２つ
のＳＰＩＣ命令が要求される。ＤＲＡＭ書き込みに対し
ては、第１命令はそのＤＲＡＭに書き込まれるデータを
発生し、（次の命令となり得るが必ずしもそうしなくて
もよい）第２の命令はＤＲＡＭアドレスデータを発生す
る。

【０１４６】ＤＲＡＭ読み出しのためには、第１の命令
はＤＲＡＭアドレスを発生し、第２命令はＤＲＡＭから
読まれたデータを入力する。先ず、ＤＲＡＭ５０にデー
タを書くため、ＳＰＩＣ１における命令を考えてみよ
う。この第１の命令（ＤＡＴＡＯＵＴ ｔｏ ＤＲＡ
Ｍ）はＳＰＩＣにおいてデータＲＡＭ７からＤＲＡＭに
書き込まれるデータを検索する。

【０１４７】このデータは、ＳＰＩＣのプログラムＲＡ
Ｍ５から命令が読み出される３チック後にデータレジス
タ及びマルチプレクサ５１に供給され、その命令がＤＲ
ＡＭＯＵＴ ｔｏ ＤＲＡＭ命令であることを示す命令
語の制御ビットは、制御ライン３０を介して、ＤＲＡＭ
コントローラ６０に供給され、そのＤＲＡＭに書き込ま
れるデータの出力を示す。

【０１４８】命令がＤＲＡＭデータを発生した後、他の
命令（ＡＤＤＲＥＳＳ ＯＵＴ ＴＯ ＤＲＡＭ）がＳ
ＰＩＣにおけるデータＲＡＭ７から適正なＤＲＡＭアド
レスを検索する。そして、ＤＲＡＭアドレス指示制御ビ
ットが制御ライン３０を介してＤＲＡＭコントローラ６
０に供給される。

【０１４９】この点で、ＤＲＡＭアドレスは、もし知ら
れていれば、データＲＡＭセクション７に対する（図示
されていない）接続によって、制御プロセッサ２６から
直接に書かれていてもよく、更にあり得るのは、ＤＲＡ
Ｍアドレスが前の処理動作の結果、データＲＡＭセクシ
ョン７において発生され蓄積される。）

【０１５０】図１１の簡略化された図面には示されてい
ないが、この例においては、データ出力レジスタ及びマ
ルチプレクサ ５１への入力は３２ビット幅で、アドレ
スレジスタ及びマルチプレクサ ５２は２０ビット幅で
ある。ＤＲＡＭデータ及びアドレス入力はそれぞれ８及
び１０ビット幅である。

【０１５１】ＤＲＡＭデータ出力に続くＤＲＡＭアドレ
スのＳＰＩＣ１による出力は、マイクロシーケンスをト
リガーし、ＤＲＡＭコントローラ６０がアドレスレジス
タ及びマルチプレクサ ５２を制御して２つの連続する
１０ビットバイトのアドレス（行アドレス及び列アドレ
ス）を出力しデータ出力レジスタ及びマルチプレクサ５
１を制御して４つの連続する８ビットバイトのデータを
出力する。

【０１５２】このアドレス及びデータは、トリステート
・バッファ５４及び５３を介して、ＤＲＡＭ５０のアド
レス及びデータ・ポートＡ，Ｄに供給され、ＲＡＳ，Ｃ
ＡＳ，ＷＥ信号は、コントローラ６０で発生され、トリ
ステート・バッファ５７，５９を介してＤＲＡＭの対応
する入力に供給される。

【０１５３】４つの連続する８ビットバイトのデータ
は、ＤＲＡＭの連続するアドレスに書き込まれる。この
プロセスの間に、適正なバッファ５３，５４及び５７〜
５９を駆動した後、ＤＲＡＭコントローラ６０はこれら
のバッファを消勢するか、トリステートにする（即ち、
バッファはそれらの第３の状態にセットされる：オープ
ン回路）。

【０１５４】同様にして、ＤＲＡＭ Ｉ／Ｏにおける出
力バッファ及びＳＰＩＣ２の制御回路は、このプロセス
の間にトリステイトにされるので、ＳＰＩＣ２によるＤ
ＲＡＭアクセスはロックアウトされる。

【０１５５】ＤＲＡＭ回路の動作は、ＳＰＩＣの連続し
た処理動作を独立して進め、そのタイミングはＤＲＡＭ
アドレスがチックｎにおいてＳＰＩＣによって出力され
れば、データの第４のバイトがチックｎ＋１３において
ＤＲＡＭに書き込まれる。

【０１５６】次に、ＳＰＩＣ１によるＤＲＡＭ読み取り
アクセスについて考えてみよう。第１の命令は、アドレ
スレジスタ及びマルチプレクサ ５２にＤＲＡＭアドレ
スを出力し、制御ライン３０によって、ＤＲＡＭアドレ
ス出力を表す制御データがＤＲＡＭコントローラ６０に
供給される。

【０１５７】このアドレス出力に先行するＤＲＡＭデー
タ出力がないので、これは、ＤＲＡＭ読み取りアクセス
が遂行されるべきであることを示している。コントロー
ラ６０はマイクロシーケンスを示し、そこでは１０ビッ
トバイトのアドレスデータ（行及び列アドレス）が、ア
ドレスレジスタ及びマルチプレクサ ５２によって、ト
リステート・バッファ５４を介して、ＤＲＡＭのアドレ
スポートＡに出力され、ＲＡＳ，ＣＡＳ及びＷＥが、バ
ッファ５７〜５９を介して、ＤＲＡＭに供給され、それ
によって４つの連続する８ビットバイトのデータが、入
力バッファ５５を介して、データ入力レジスタ及びマル
チプレクサ ５６に供給される。

【０１５８】このプロセスの間に、バッファ５３はトリ
ステートにされるので、ＳＰＩＣ１からのデータ出力パ
スはＤＲＡＭデータ部分から切り離される。同様にし
て、ＳＰＩＣ２に対する同等のバッファ５３，５４及び
５７〜５９はこのプロセスの間にトリステートにされ
る。

【０１５９】上記のようにして読み取りアドレスを制御
した後、バッファ５４及び５７〜５９は、これらの出力
を消勢するために、ＤＲＡＭコントローラ６０によって
再びトリステートされる。

【０１６０】かくして、読み取りアクセスのためのＳＰ
ＩＣ１における第１命令は、データ入力レジスタ及びマ
ルチプレクサ ５６に供給される３２ビットのデータと
なる。ＤＲＡＭから入力データに対するＳＰＩＣ１の後
続の命令は、データ入力レジスタ及びマルチプレクサ
５６による３２ビットデータ出力の全てを受信し、（Ｄ
ＲＡＭからの入力を示す制御ライン３０上の制御データ
によってトリガーされるシーケンス・コントローラ６０
の制御の下で）、そのデータをＳＰＩＣの内部データＲ
ＡＭ７に書き込む。

【０１６１】ここで、タイミングは、もしＤＲＡＭ読み
取りアドレスがチックｎにおいて出力されると、チック
ｎ＋１４において、データ入力レジスタ及びマルチプレ
クサ５６の出力でこのデータが使えるようになっている
ので、対応するＤＲＡＭデータ入力命令は、チックｎ＋
９前になってはいけない。

【０１６２】ＳＰＩＣ２によるＤＲＡＭアクセスは、上
記手法と全体的に同等である。どちらかのＳＰＩＣによ
るＤＲＡＭアクセスは重複してはならないことは解るで
あろう。上記から明らかなとおり、ＤＲＡＭを実際に制
御するのはＤＲＡＭアドレス・アクセスである。

【０１６３】チックｎにおける１つのＳＰＩＣによるど
んなＤＲＡＭアドレスアクセスも、どちらかのＳＰＩＣ
による次の（読み取り、又は書き込み）ＤＲＡＭアドレ
スアクセスがチックｎ＋１２の前であってはならないこ
とを意味する。

【０１６４】かくして、１２チックにつき、どれかのＳ
ＰＩＣによりＤＲＡＭに１アクセスをすることができ
る。ＤＲＡＭアクセス間の重複は、プログラミング上の
少なくとも１２チックによってＤＲＡＭアクセス命令を
分けることによって防がれる。

【０１６５】上記により注目したとおり、ＳＰＩＣ１及
び２はＤＲＡＭにおける相反するアドレス空間を使わな
いようにプログラムされており、ＤＲＡＭが共用されて
いても、１つのＤＲＡＭアクセスが他のＳＰＩＣによっ
て遂行されている間は、１つのＳＰＩＣにたいする接続
はトリステートにされている。

【０１６６】（勿論望みとあらば、ＤＲＡＭ５０は２以
上のＳＰＩＣによって共有されてもよい）。かくして、
特に簡単で効率的な装置が与えられ、それによって、単
一ＤＲＡＭを備えながら、実質的な付加的蓄積容量が各
ＳＰＩＣに対して使える。更に、このＤＲＡＭ回路は、
全体的に自己内蔵であり、内部処理、及び両ＳＰＩＣに
おけるＨ及びＶバスＩ／Ｏが、正規動作として、どんな
ＤＲＡＭアクセスとも平行して、続けることができるよ
うにする。

【０１６７】本発明の好ましい実施形態について上に述
べたが、本発明の範囲を離れない範囲でこれらの実施形
態に対して、多くの改変をなすことができることを評価
すべきである。

【図面の簡単な説明】

【図１】ディジタル・オーディオ・データ処理システム
のブロック図である。

【図２】並列処理アレイのブロック図である。

【図３】ＳＰＩＣの一般構造を示すブロック図である。

【図４】（ａ）従来の装置による図３のＳＰＩＣに対す
る命令語のフォーマットを示す線図、及び（ｂ）本発明
の好ましい実施形態における命令語のフォーマットを示
す線図である。

【図５】本発明の一実施形態におけるデータバスを共有
するＳＰＩＣ間のデータ転送のプロセスを示す図表であ
る。

【図６】図７のデータ転送システムを実施するための図
３のＳＰＩＣの構造の一部を示すブロック図である。

【図７】本発明の好ましい実施形態におけるデータバス
を共有しないＳＰＩＣ間でのデータ転送のプロセスを示
す図表である。

【図８】本発明の好ましい実施形態における出力及び入
力遅延機能を示す図表である。

【図９】図８の遅延機能を実施するための図３のＳＰＩ
Ｃの構造の関係部分を示すブロック図である。

【図１０】図８の遅延機能を実施するための図３のＳＰ
ＩＣの構造の関係部分を示すブロック図である。

【図１１】本発明の好ましい実施形態における、図３の
ＳＰＩＣの外部ＤＲＡＭとの接続を示すブロック図であ
る。

【図１２】図３の一部を更に詳しく示したブロック図で
ある。

【符号の説明】

５ プログラムＲＡＭ ６ アドレス計算器 ７ データＲＡＭ ８ パリティ発生器 ９ マルチプレクサ １１ マルチプライア（乗算器） １３ 演算ユニット １６Ｈ，１６Ｖ 入出力手段 ２３ 係数内挿器 ２５ パリティチェック・ユニット ２６ プロセッサ ２７ カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター チャールズ イースティ イギリス国 オックスフォード，フェアア クレス ロード 18 (72)発明者 コンラッド チャールズ クック イギリス国 ウィトニィ，オックスフォー ド ヒル２

Claims (36)

【特許請求の範囲】
1. 【請求項１】 同期して動作するように配列された、デ
   ータ・プロセッサのアレイ、及び複数のデータバスを備
   えた並列処理装置であって、 各データプロセッサが当該プロセッサと夫々のデータバ
   スの間のデータの転送のための第１及び第２のＩ／Ｏ手
   段を有し、 複数のプロセッサがデータバスの各々に接続されてお
   り、各プロセッサが、前記Ｉ／Ｏ手段を介して、異なっ
   た対のデータバスに接続されており、 各プロセッサが、その第１及び第２のＩ／Ｏ手段を、そ
   こに接続されたバスの間のデータ転送を行うために、相
   互接続するための選択的に動作可能なルート指定手段を
   含むデータ処理システム。
2. 【請求項２】 請求項１に記載の装置において、各プロ
   セッサがそのプロセッサのプログラムメモリに蓄積され
   た一連の命令を遂行するために配列されており、前記命
   令が、前記ルート指定手段の動作を制御するためのルー
   ト指定制御ビットを含むデータ処理システム。
3. 【請求項３】 請求項２に記載の装置において、各命令
   は２つのルート指定制御ビットを含み、各ビットは、そ
   のプロセッサに接続されたデータバス対のそれぞれ１つ
   から、その対の他のデータバスへのデータの選択的転送
   を制御するデータ処理システム。
4. 【請求項４】 前記請求項の何れか１つに記載の装置に
   おいて、ルート指定手段が、第１および第２マルチプレ
   クサを備え、各々がデータバス対のそれぞれ１つから、
   その対の他のデータバスにデータの選択的転送を行うた
   めに配列されているデータ処理システム。
5. 【請求項５】 請求項３に記載の装置において、各マル
   チプレクサが前記ルート指定制御ビットによって制御さ
   れるデータ処理システム。
6. 【請求項６】 請求項４又は請求項５に記載の装置にお
   いて、第１及び第２のＩ／Ｏ手段が各々入力データ路及
   び出力データ路を備え、第１及び第２マルチプレクサの
   各々が、１つのＩ／Ｏ手段の入力路と他のＩ／Ｏ手段の
   出力路を相互接続するように選択的に配列されているデ
   ータ処理システム。
7. 【請求項７】 請求項６に記載の装置において、各デー
   タ入力路にはデータ入力レジスタが接続されており、各
   マルチプレクサは１つのＩ／Ｏ手段のデータ入力レジス
   タの出力と他のＩ／Ｏ手段の出力路を相互接続するよう
   に配列されているデータ処理システム。
8. 【請求項８】 前記請求項の何れか１つに記載の並列処
   理装置を含むディジタル・オーディオ信号処理装置。
9. 【請求項９】 添付図面の図１〜３、４、５〜７及び１
   ２を参照して、ここに説明したのと実質的に同じ並列処
   理装置。
10. 【請求項１０】 前記何れか１つの請求項に記載の装置
    の第１及び第２データプロセッサであって、共通のデー
    タバスに接続されていないデータプロセッサの間でデー
    タ通信を行う方法であって、 第１プロセッサによって、そこに接続された前記第１デ
    ータバスにデータを出力すること、 データを第１データバスから第２データバスに転送する
    ために、第１データバス、及び前記第２プロセッサが接
    続されている第２データバスにも接続されている第３の
    プロセッサのルート指定手段を制御すること、および第
    ２プロセッサによって、第２データバスからデータを入
    力されること、を含むデータ通信方法。
11. 【請求項１１】 添付図面を参照してここに説明したの
    と実質的に同じ、請求項１０に記載の方法。
12. 【請求項１２】 １つのクロック信号に従って同期して
    動作するように配列されたデータプロセッサのアレイを
    備えた並列処理装置であって、各プロセッサが該プロセ
    ッサのプログラムメモリに蓄積された一連の命令に従っ
    て一連の動作を遂行するように配列されており、各プロ
    セッサが上記命令に続いてそのデータをバスに出力し、
    そのバスが空きになった時、クロック信号が１サイクル
    たつまでＩ／Ｏ手段に供給されるデータを遅延する、選
    択的に動作する出力遅延手段を備えた並列処理装置。
13. 【請求項１３】 請求項１２に記載の装置において、各
    プロセッサがそのプロセッサを夫々のデータバスに接続
    する第１及び第２データＩ／Ｏ手段を有し、複数のプロ
    セッサがデータバスの各々に接続されており、各プロセ
    ッサがデータＩ／Ｏ手段を介して、異なった対のデータ
    バスに接続され、各データＩ／Ｏ手段が、Ｉ／Ｏ手段に
    供給されるデータを関連するバスが空きになった時、ク
    ロック信号の１サイクルが経過するまで、そのＩ／Ｏ手
    段に供給されるデータを遅延させる、関連する選択的に
    動作する出力遅延手段を有する並列処理装置。
14. 【請求項１４】 請求項１２または請求項１３に記載の
    装置において、前記Ｉ／Ｏ手段が、バスに出力するデー
    タに対する出力レジスタを備え、前記出力遅延手段が、
    クロック信号の１サイクルの間に、レジスタ出力をレジ
    スタ入力にフィードバックするように選択的に動作する
    手段を備えた並列処理装置。
15. 【請求項１５】 請求項１４に記載の装置において、出
    力遅延手段が、レジスタ出力をレジスタ入力に選択的に
    供給するマルチプレクサを備えた並列処理装置。
16. 【請求項１６】 請求項１２〜１５の何れか１つに記載
    の装置において、前記命令が、出力遅延手段の制御動作
    のために、出力遅延制御ビットを含む並列処理装置。
17. 【請求項１７】 請求項１６に記載の装置において、前
    記命令の各々が、プロセッサのその又は各データＩ／Ｏ
    手段に対する単一出力遅延制御ビットを含む並列処理装
    置。
18. 【請求項１８】 請求項１７に記載の装置において、ク
    ロック信号の相次ぐサイクルにおいて命令が実行され、
    Ｉ／Ｏ手段に供給されるデータが、与えられたクロック
    サイクルだけ遅延された時、対応する数の一連の命令の
    関連する出力遅延制御ビットが、そのデータを出力する
    命令から始めて、遅延をもたらすようにセットされてい
    る並列処理装置。
19. 【請求項１９】 請求項１２〜１８の何れか１つに記載
    の装置において、前記プロセッサの各データＩ／Ｏ手段
    が、出力ドライバを含み、該Ｉ／Ｏ手段に接続されたバ
    スにデータを出力する前記各命令が、出力ドライバを付
    勢して、バスにデータを供給する出力イネーブルビット
    を含み、出力遅延手段は、もしその命令の関連する出力
    遅延制御ビットがセットされていれば、その命令の出力
    イネーブルビットによって出力ドライバの付勢を妨げる
    ように配列された並列処理装置。
20. 【請求項２０】 請求項１９に記載の装置において、出
    力遅延手段が、出力ドライバを付勢して、出力遅延手段
    によるそのデータの遅延に続き、バスにデータを出力で
    きるように配列された、並列処理装置。
21. 【請求項２１】 添付図面の１〜３、４、８、９及び１
    ２を参照して此処に実質的に説明された並列処理装置。
22. 【請求項２２】 請求項１２〜２１の何れか１つに請求
    された装置を使って実行されるデータ処理方法。
23. 【請求項２３】 請求項２２に記載の方法において、添
    付図面を参照して此処に説明したのと実質的に同じ方
    法。
24. 【請求項２４】 クロック信号に同期して動作するよう
    に配列された１アレイのデータプロセッサを含む並列処
    理装置であって、各処理が、複数の前記プロセッサが接
    続される少なくとも１つのデータバスにプロセッサを接
    続するデータＩ／Ｏ手段を有し、各プロセッサがそのプ
    ロセッサのプログラムメモリに蓄積された一連の命令に
    従って、一連の動作を遂行するように配列され、各プロ
    セッサは、バスによってＩ／Ｏ手段に供給されるデータ
    を、そのデータの入力が前記命令によって有効になるま
    で遅延する選択的に動作する入力遅延手段を含む、並列
    処理装置。
25. 【請求項２５】 請求項２４に記載の装置において、各
    プロセッサが、そのプロセッサを夫々のデータバスに接
    続する第１及び第２データＩ／Ｏ手段を有し、複数のプ
    ロセッサがデータバスの各々に接続されており、各プロ
    セッサはデータＩ／Ｏ手段を介して、異なった対のデー
    タバスに接続されており、各データＩ／Ｏ手段が該Ｉ／
    Ｏ手段に供給されるデータを、そのデータの入力が前記
    命令によって有効にされるまで遅延する、関連する選択
    的に動作する入力遅延手段を有する、並列処理装置。
26. 【請求項２６】 請求項２４又は２５に記載の装置にお
    いて、データＩ／Ｏ手段が、バスから受信したデータに
    対する入力レジスタを備え、該入力遅延手段が前記クロ
    ック信号の１サイクルの間に、レジスタ出力をレジスタ
    入力にフィードバックする選択的に動作する手段を備え
    た、並列処理装置。
27. 【請求項２７】 請求項２６に記載の装置において、入
    力遅延手段がレジスタ出力をレジスタ入力に選択的に供
    給するように配列されたマルチプレクサを備えた、並列
    処理装置。
28. 【請求項２８】 請求項２４〜２７の何れか１つに記載
    の装置において、前記命令が入力遅延手段の動作を制御
    するための入力遅延制御ビットを含む、並列処理装置。
29. 【請求項２９】 請求項２８に記載の装置において、各
    前記命令がプロセッサのその又は各Ｉ／Ｏ手段に対する
    単一入力遅延制御ビットを含む、並列処理装置。
30. 【請求項３０】 請求項２９に記載の装置において、命
    令がクロック信号の相次ぐサイクルにおいて実行され、
    Ｉ／Ｏ手段によってバスから受信したデータが与えられ
    た数のクロックサイクルによって遅延されるべき時、そ
    のデータを入力する命令の直前の対応する数の相次ぐ命
    令の関連する入力遅延制御ビットが、その遅延を有効に
    するためにセットされる、並列処理装置。
31. 【請求項３１】 添付図面の１〜３、４、８、１０及び
    １２を参照して此処に説明したのと実質的に同じ並列処
    理装置。
32. 【請求項３２】 請求項２４〜３１の何れか１つに請求
    された装置を使って実施されるデータ処理方法。
33. 【請求項３３】 請求項３２に記載の方法において、該
    方法が添付図面を参照して此処に説明したのと実質的に
    同じ、データ処理方法。
34. 【請求項３４】 請求項１〜９、１２〜２１、及び２４
    〜３１の何れか１つに記載の装置において、複数のプロ
    セッサがアドレスポート、データポート、及び制御入力
    を有する外部メモリを共有し、メモリを共有する各プロ
    セッサが、メモリのデータ及びアドレスポートと、メモ
    リの制御入力に接続された制御出力を有し、該プロセッ
    サによってメモリのアクセスを制御するための、メモリ
    コントローラに接続されたデータ及びアドレス出力を有
    し、各プロセッサのメモリコントローラが、そのプロセ
    ッサによるメモリアクセスの間にその動作の後に、デー
    タ、アドレス、及びメモリに対する制御出力を消勢する
    ように配列されている、並列処理装置。
35. 【請求項３５】 請求項３４に記載の装置において、夫
    々のトリステート・バッファは、メモリコントローラの
    制御の下に出力を消勢するために外部メモリに接続され
    た各プロセッサのデータ、アドレス、及び制御出力に接
    続されている、並列処理装置。
36. 【請求項３６】 請求項１２〜２１、２４〜３１、３
    ４、３５の何れか１つに記載の装置を備えたディジタル
    ・オーディオ信号処理装置。