JPS61109174A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS61109174A JPS61109174A JP59229224A JP22922484A JPS61109174A JP S61109174 A JPS61109174 A JP S61109174A JP 59229224 A JP59229224 A JP 59229224A JP 22922484 A JP22922484 A JP 22922484A JP S61109174 A JPS61109174 A JP S61109174A
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- bus
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- gate circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、複数の画像メモリの内容を用いて画像処理
を行なう処理機能を有する画像処理装置に関する。
を行なう処理機能を有する画像処理装置に関する。
［発明の技術的背景１
一般に、この種画像処理装置は、第７図に示すように、
画像プロセッサ１１と、複数の画像メモリ１２−１〜１
２−３と、画像プロセッサ１１および画像メモリ１２−
１〜１２〜３を制御するＣ Ｐ Ｕ１３とを含んでいる
。
画像プロセッサ１１と、複数の画像メモリ１２−１〜１
２−３と、画像プロセッサ１１および画像メモリ１２−
１〜１２〜３を制御するＣ Ｐ Ｕ１３とを含んでいる
。
ＣＰ Ｕ １３と画像プロセッサ１１とは内部バス１４
により相互接続され、画像メモリ１２−１〜１２−３は
メモリバス１５により相互接続されている。内部バス１
４およびメモリバス１５には、メモリコントロールユニ
ット（以下、ＭＣＵと称する）が接続されている。
により相互接続され、画像メモリ１２−１〜１２−３は
メモリバス１５により相互接続されている。内部バス１
４およびメモリバス１５には、メモリコントロールユニ
ット（以下、ＭＣＵと称する）が接続されている。
第７図の画像処理装置で行なわれる処理の１つに、複数
の画面の合成が知られている。この画面合成は、例えば
２つの画像メモリ１２−１および画像メモリ１２−２か
ら画像プロセッサ１１にデータ（画像データ）を入力し
、同プロセッサ１１が両入力データの論理和をとること
により行なわれる。この場合の手順は次に示す通りであ
る。
の画面の合成が知られている。この画面合成は、例えば
２つの画像メモリ１２−１および画像メモリ１２−２か
ら画像プロセッサ１１にデータ（画像データ）を入力し
、同プロセッサ１１が両入力データの論理和をとること
により行なわれる。この場合の手順は次に示す通りであ
る。
まずＣＰ Ｕ １３が、Ｍ ＣＵ １６を介して例えば
画像メモリ１２−１よりデータを読出し、同データを画
像プロセッサ１１に転送する。次にＣＰ Ｕ １３は、
画像メモリ１２−２よりデータを読出し、同データを画
像プロセッサ１１に転送する。しかして、画像プロセッ
サ１１は、画像メモリ１２−１．１２−２からの両デー
タの論理和をとる。この論理和結果は、ＣＰ Ｌｌ １
３の制御により、例えば画像メモリ１２−３に書込まれ
る。
画像メモリ１２−１よりデータを読出し、同データを画
像プロセッサ１１に転送する。次にＣＰ Ｕ １３は、
画像メモリ１２−２よりデータを読出し、同データを画
像プロセッサ１１に転送する。しかして、画像プロセッ
サ１１は、画像メモリ１２−１．１２−２からの両デー
タの論理和をとる。この論理和結果は、ＣＰ Ｌｌ １
３の制御により、例えば画像メモリ１２−３に書込まれ
る。
そして、上記した動作が、必要な画面領域（ウィンドウ
）に対し、繰返し行なわれることにより、画像メモリ１
２−３に合成画面情報が形成される。
）に対し、繰返し行なわれることにより、画像メモリ１
２−３に合成画面情報が形成される。
［背景技術の問題点１
上記したように、従来の画像処理装置では、複数の画像
メモリからデータを読出して画像処理を行なう場合、デ
ータ読出し動作を直列的に行なう必要があった。また、
画像メモリからのデータ読出しの都度ＣＰＵが介在する
必要があった。このため、従来の画像処理装置は、画像
処理に長時間を要すると共に、ＣＰＵの処理効率が低下
する問題があった。
メモリからデータを読出して画像処理を行なう場合、デ
ータ読出し動作を直列的に行なう必要があった。また、
画像メモリからのデータ読出しの都度ＣＰＵが介在する
必要があった。このため、従来の画像処理装置は、画像
処理に長時間を要すると共に、ＣＰＵの処理効率が低下
する問題があった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、複数の画像メモリからのデータ出力が並列に且つ互い
に同期して、しかもＣＰＵから独立に行なえる画像処理
装置を提供することにある。
、複数の画像メモリからのデータ出力が並列に且つ互い
に同期して、しかもＣＰＵから独立に行なえる画像処理
装置を提供することにある。
［発明の概要］
この発明では、画像プロセッサおよび複数の画像メモリ
が複数の画像バスにより相互接続される。
が複数の画像バスにより相互接続される。
また、画像プロセッサおよび複数の画像メモリは、制御
バスによっても相互接続される。この制御バスにはＣＰ
Ｕが接続される。ＣＰＵは、制御バスを介して上記画像
プロセッサおよび複数の画像メモリをそれぞれ制御する
。上記画像プロセッサには、制御バスを介して上記ＣＰ
ＩＪから起動された場合に、ＣＰＵにより指定された複
数の上記画像バスに、画像データ出力開始を指定するス
タート信号を同時に出力するスタート信号出力ゲート回
路が設けられる。これに対し、上記各画像メモリには、
上記制御バスを介してＣＰＵにより指定された１つの上
記画像バスから上記スタート信号を入力するスタート信
号入力ゲート回路と、このスタート信号入力ゲート回路
から入力されるスタート信号に応じ、上記指定された１
つの画像バスへの画像データ出力を上記画像バスのバス
サイクルに同期して開始する手段が設けられる。
バスによっても相互接続される。この制御バスにはＣＰ
Ｕが接続される。ＣＰＵは、制御バスを介して上記画像
プロセッサおよび複数の画像メモリをそれぞれ制御する
。上記画像プロセッサには、制御バスを介して上記ＣＰ
ＩＪから起動された場合に、ＣＰＵにより指定された複
数の上記画像バスに、画像データ出力開始を指定するス
タート信号を同時に出力するスタート信号出力ゲート回
路が設けられる。これに対し、上記各画像メモリには、
上記制御バスを介してＣＰＵにより指定された１つの上
記画像バスから上記スタート信号を入力するスタート信
号入力ゲート回路と、このスタート信号入力ゲート回路
から入力されるスタート信号に応じ、上記指定された１
つの画像バスへの画像データ出力を上記画像バスのバス
サイクルに同期して開始する手段が設けられる。
上記した構成により、ＣＰＵによって指定された複数の
画像メモリからのデータ出力が、並列に且つバスサイク
ルに同期して、しかもＣＰＵとは独立に行なわれる。ま
た、上記画像プロセッサには、上記指定された複数の上
記画像バスから上記データを同時に取込む手段が更に設
けられる。これにより、上記した並列出力とあいまって
、複数の画像メモリからのデータを用いた画像処理の効
率化が図れる。
画像メモリからのデータ出力が、並列に且つバスサイク
ルに同期して、しかもＣＰＵとは独立に行なわれる。ま
た、上記画像プロセッサには、上記指定された複数の上
記画像バスから上記データを同時に取込む手段が更に設
けられる。これにより、上記した並列出力とあいまって
、複数の画像メモリからのデータを用いた画像処理の効
率化が図れる。
［発明の実施例］
第１図はこの発明の一実施例に係る画像処理装置の全体
構成を示す。同図において、２１は装置全体を制御する
ｃｐｕ、２２−１．２２−２．・・・２２−４は画像デ
ータを格納する画像メモリ、２３はＣＰ Ｕ ２１によ
り指示された画像処理を行なう画像プロセッサである。
構成を示す。同図において、２１は装置全体を制御する
ｃｐｕ、２２−１．２２−２．・・・２２−４は画像デ
ータを格納する画像メモリ、２３はＣＰ Ｕ ２１によ
り指示された画像処理を行なう画像プロセッサである。
ＣＰＵ２１、画像メモリ２２−１〜２２−４および画像
プロセッサ２３は、主としてｉｑｔｇ＋データの転送に
供される制御バス（Ｃ−Ｂｕｓ）２４に接続されている
。また、画像メモリ２２−１〜２２−４および画像プロ
セッサ２３は、主として画像データの転送に供される４
つの互いに独立した画像バス（Ｐ−Ｂｕｓ）２５−１〜
２５−４にも、それぞれ接続されている。画像バス２５
−ｉ （ｉ −１〜４）は、画像メモリに対して画像デ
ータの出力開始を指定するスタート信号５ＴＲＴの転送
ライン（図示せず）を含んでいる。
プロセッサ２３は、主としてｉｑｔｇ＋データの転送に
供される制御バス（Ｃ−Ｂｕｓ）２４に接続されている
。また、画像メモリ２２−１〜２２−４および画像プロ
セッサ２３は、主として画像データの転送に供される４
つの互いに独立した画像バス（Ｐ−Ｂｕｓ）２５−１〜
２５−４にも、それぞれ接続されている。画像バス２５
−ｉ （ｉ −１〜４）は、画像メモリに対して画像デ
ータの出力開始を指定するスタート信号５ＴＲＴの転送
ライン（図示せず）を含んでいる。
第２図は第１図の画像メモリ２２−ｉ （ｉ ＝ １〜
４）のこの発明に直接関係する部分の構成を示す。同図
において、３１．３２は画像バスを指定する画象バス指
定データを保持するレジスタ、３３．３４はレジスタ３
１．３２に保持された画像バス指定データをデコードし
、信号線３５−１〜３５−４．３６−１〜３６−４のそ
れぞれ１つに有意信号を出力するデコーダである。
４）のこの発明に直接関係する部分の構成を示す。同図
において、３１．３２は画像バスを指定する画象バス指
定データを保持するレジスタ、３３．３４はレジスタ３
１．３２に保持された画像バス指定データをデコードし
、信号線３５−１〜３５−４．３６−１〜３６−４のそ
れぞれ１つに有意信号を出力するデコーダである。
また、３７−１〜３７−４は画像バス２５−１〜２５−
４へのデータ（画像メモリ２２−１からの読出しデータ
）出力用、並びに画像バス２５−１〜２５−４からのス
タート信号５ＴＲＴ入力用ゲート回路、３８−１〜３８
−４は画像バス２５−１〜２５−４からのデータ（画像
メモリ２２−１への書込みデータ）入力用ゲート回路で
ある。ゲート回路３７−ｊ （ｊ ＝ １〜４）は、信
号線３５−ｊの論理状態に応じてイネーブルされ、ゲー
ト回路３８−ｊ （ｊ＝１〜４）は、信号線３６−ｊの
論理状態に応じてイネーブルされる。
４へのデータ（画像メモリ２２−１からの読出しデータ
）出力用、並びに画像バス２５−１〜２５−４からのス
タート信号５ＴＲＴ入力用ゲート回路、３８−１〜３８
−４は画像バス２５−１〜２５−４からのデータ（画像
メモリ２２−１への書込みデータ）入力用ゲート回路で
ある。ゲート回路３７−ｊ （ｊ ＝ １〜４）は、信
号線３５−ｊの論理状態に応じてイネーブルされ、ゲー
ト回路３８−ｊ （ｊ＝１〜４）は、信号線３６−ｊの
論理状態に応じてイネーブルされる。
第３図は第１図の画像プロセッサ２３のこの発明に直接
関係する部分の構成を示す。同図において、４１、４２
．４３は画像バスを指定する画像バス指定データを保持
するレジスタ、４４．４５．４６はレジスタ４１、４２
．４３に保持された画像バス指定データをデコードし、
信号線４７−１〜４７−４．４８−１〜４８−４．４９
−１〜４９−４のそれぞれ１つに有意信号を出力するデ
コーダである。また、５１−１〜５１−４．５２−１〜
５２−４は画像バス２５−１〜２５−４からのデータ入
力用、並びに画像バス２５−１〜２５−４へのスタート
信号５ＴＲＴ出力用ゲート回路、５３−１〜５３−４は
画像バス２５−１〜２５−４へのデータ出力用ゲート回
路である。ゲート回路５１−ｊ （ｊ −１〜４）は、
信号線４７−ｊの論理状態に応じてイネーブルされる。
関係する部分の構成を示す。同図において、４１、４２
．４３は画像バスを指定する画像バス指定データを保持
するレジスタ、４４．４５．４６はレジスタ４１、４２
．４３に保持された画像バス指定データをデコードし、
信号線４７−１〜４７−４．４８−１〜４８−４．４９
−１〜４９−４のそれぞれ１つに有意信号を出力するデ
コーダである。また、５１−１〜５１−４．５２−１〜
５２−４は画像バス２５−１〜２５−４からのデータ入
力用、並びに画像バス２５−１〜２５−４へのスタート
信号５ＴＲＴ出力用ゲート回路、５３−１〜５３−４は
画像バス２５−１〜２５−４へのデータ出力用ゲート回
路である。ゲート回路５１−ｊ （ｊ −１〜４）は、
信号線４７−ｊの論理状態に応じてイネーブルされる。
また、ゲート回路５２−ｊ（ｊ−１〜４）は、信号線４
８−ｊの論理状態に応じてイネーブルされ、ゲート回路
５３−ｊ （ｊ ＝ １〜４）は、信号線４９−ｊの論
理状態に応じてイネーブルされる。
８−ｊの論理状態に応じてイネーブルされ、ゲート回路
５３−ｊ （ｊ ＝ １〜４）は、信号線４９−ｊの論
理状態に応じてイネーブルされる。
第４図は、第２図のゲート回路３７−ｊ （ｊ −１〜
４）の構成を示す。同図において、６１は画像バス２５
−ｊにデータ（画像メモリ２２−１からの読出しデータ
）を出力する出力ゲート、６２は画像バス２５−ｊから
スタート信号５ＴＲＴを入力する入力ゲートである。出
力ゲート６丁および入力ゲート６２は、信号線３５−ｊ
の状態に応じてイネーブルされる。
４）の構成を示す。同図において、６１は画像バス２５
−ｊにデータ（画像メモリ２２−１からの読出しデータ
）を出力する出力ゲート、６２は画像バス２５−ｊから
スタート信号５ＴＲＴを入力する入力ゲートである。出
力ゲート６丁および入力ゲート６２は、信号線３５−ｊ
の状態に応じてイネーブルされる。
第５図は、第３図のゲート回路５１−ｊ （ｊ −１〜
４）の構成を示す。同図において、７１は画像バス２５
−ｊからデータを入力する入力ゲート、１２は画像バス
２５−ｊにスタート信号５ＴＲＴを出力する出力ゲート
である。入力ゲート７１および出力ゲート７２は、信号
線４７−ｊの状態に応じてイネーブルされる。
４）の構成を示す。同図において、７１は画像バス２５
−ｊからデータを入力する入力ゲート、１２は画像バス
２５−ｊにスタート信号５ＴＲＴを出力する出力ゲート
である。入力ゲート７１および出力ゲート７２は、信号
線４７−ｊの状態に応じてイネーブルされる。
なお、第３図のゲート回路５２−ｊ （ｊ −１〜４）
は、第５図に示したゲート回路５ｉ−ｊ ＜ ｊ−ｉ〜
４）と同一構成である。したがって、必要があれば、上
記した説明および第５図において、ゲート回路５１−ｊ
をゲート回路５２−ｊに、信号線４７−ｊを信号線４８
−ｊに置換えられたい。
は、第５図に示したゲート回路５ｉ−ｊ ＜ ｊ−ｉ〜
４）と同一構成である。したがって、必要があれば、上
記した説明および第５図において、ゲート回路５１−ｊ
をゲート回路５２−ｊに、信号線４７−ｊを信号線４８
−ｊに置換えられたい。
次に、この発明の一実施例の動作を、画像メモリ２２−
１．２２−２からの両画像データの論理和をとり、その
結果を画像メモリ２２−３に書込む場合について、第６
図のタイミングチャートを参照して説明する。
１．２２−２からの両画像データの論理和をとり、その
結果を画像メモリ２２−３に書込む場合について、第６
図のタイミングチャートを参照して説明する。
ＣＰ Ｕ ２１は、まず画像メモリ２２−１に対し、同
メモリ２２−１をセットアツプするための制御データを
、制御バス２４を介して転送する。この例において、上
記制御データは、リード・モードを指定するり。
メモリ２２−１をセットアツプするための制御データを
、制御バス２４を介して転送する。この例において、上
記制御データは、リード・モードを指定するり。
−ド／ライトモード指定データ、ウィンドウサイズ指定
データ、および画像バス２５−１を指定する画像バス指
定データを含む。しかして、画像メモリ２２−１は、リ
ード・モードに設定される。また、制御データ中の画像
バス指定データは、画像メモリ２２−１内のレジスタ３
１．３２のうちレジスタ３１（リード・モード指定の場
合）にセットされる。画像メモリ２２−１内のデコーダ
３３は、レジスタ３１の内容（画像バス指定データ）を
デコードし、信号線３５−１〜３５−４のうち信号線３
５−１だけに有意信号を出力する。この結果、画像メモ
リ２２−１内のゲート回路３７−１だけがイネーブルさ
れ、画像バス２５−１が選択される。次に、ＣＰ Ｕ
２１は、画像メモリ２２−１に対して制御バス２４経出
で起動をかける。これにより画像メモリ２２−１は、上
記選択された画像バス２５−１への出力準備を行ない、
しかる後画像バス２５−１からスタート信号５ＴＲＴが
供給されるのを持つ。
データ、および画像バス２５−１を指定する画像バス指
定データを含む。しかして、画像メモリ２２−１は、リ
ード・モードに設定される。また、制御データ中の画像
バス指定データは、画像メモリ２２−１内のレジスタ３
１．３２のうちレジスタ３１（リード・モード指定の場
合）にセットされる。画像メモリ２２−１内のデコーダ
３３は、レジスタ３１の内容（画像バス指定データ）を
デコードし、信号線３５−１〜３５−４のうち信号線３
５−１だけに有意信号を出力する。この結果、画像メモ
リ２２−１内のゲート回路３７−１だけがイネーブルさ
れ、画像バス２５−１が選択される。次に、ＣＰ Ｕ
２１は、画像メモリ２２−１に対して制御バス２４経出
で起動をかける。これにより画像メモリ２２−１は、上
記選択された画像バス２５−１への出力準備を行ない、
しかる後画像バス２５−１からスタート信号５ＴＲＴが
供給されるのを持つ。
次に、ＣＰｔＪ２１は、画像メモリ２２−２に対し、リ
ード・モードを指定するリード／ライトモード指定デー
タ、ウィンドウサイズ指定データ、および画像バス２５
−２を指定する画像バス指定データを含む制御データを
転送し、上記した画像メモリ２２−１の場合と同様に画
像メモリ２２−２をセットアツプする。但し、画像メモ
リ２２−２においては、画像メモリ２２−１の場合と異
なって、信号線３５−２が有意状態となり、したがって
ゲート回路３１−２だけがイネーブルされる。ＣＰＵ２
１は、画像メモリ２２−２をセットアツプすると、同画
像メモリ２２−２に対して起動をかける。
ード・モードを指定するリード／ライトモード指定デー
タ、ウィンドウサイズ指定データ、および画像バス２５
−２を指定する画像バス指定データを含む制御データを
転送し、上記した画像メモリ２２−１の場合と同様に画
像メモリ２２−２をセットアツプする。但し、画像メモ
リ２２−２においては、画像メモリ２２−１の場合と異
なって、信号線３５−２が有意状態となり、したがって
ゲート回路３１−２だけがイネーブルされる。ＣＰＵ２
１は、画像メモリ２２−２をセットアツプすると、同画
像メモリ２２−２に対して起動をかける。
ｃ ｐ Ｕ ２１は、画像メモリ２２−１．２２−２に
対するセットアツプが終了すると、画像メモリ２２−３
に対し、ライト・モードを指定するリード／ライトモー
ド指定データ、ウィンドウサイズ指定データ、および画
面合成データ（合成画像データ）入力用として画像バス
２５−３を指定する画像バス指定データを含む制御デー
タを転送する。しかして、画像メモリ２２−３は、ライ
ト・モードに設定される。また、制御データ中の画像バ
ス指定データは、画像メモリ２２−３内のレジスタ３１
．３２のうちレジスタ３２（ライト・モード指定の場合
）にセットされる。画像メモリ２２−３内のデコーダ３
４は、レジスタ３２の内容（画像バス指定データ）をデ
コードし、信号線３６−１〜３６−４のうち信号線３６
−３だけに有意信号を出力する。この結果、画像メモリ
２２−３内のゲート回路３８−３だけがイネーブルされ
、画像バス２５−３が画面合成データ入力用に選択され
る。次に、Ｃ’ＰＵ２１は、画像メモリ２２−３に対し
て制御バス２４経由で起動をかける。これにより画像メ
モリ２２−３は、上記選択された画像バス２５−３から
の入力準備を行ない、しかる後画像バス２５−３のとジ
ー／レディー信号ライン（図示せず）がレディー状態を
示すまで待つ。
対するセットアツプが終了すると、画像メモリ２２−３
に対し、ライト・モードを指定するリード／ライトモー
ド指定データ、ウィンドウサイズ指定データ、および画
面合成データ（合成画像データ）入力用として画像バス
２５−３を指定する画像バス指定データを含む制御デー
タを転送する。しかして、画像メモリ２２−３は、ライ
ト・モードに設定される。また、制御データ中の画像バ
ス指定データは、画像メモリ２２−３内のレジスタ３１
．３２のうちレジスタ３２（ライト・モード指定の場合
）にセットされる。画像メモリ２２−３内のデコーダ３
４は、レジスタ３２の内容（画像バス指定データ）をデ
コードし、信号線３６−１〜３６−４のうち信号線３６
−３だけに有意信号を出力する。この結果、画像メモリ
２２−３内のゲート回路３８−３だけがイネーブルされ
、画像バス２５−３が画面合成データ入力用に選択され
る。次に、Ｃ’ＰＵ２１は、画像メモリ２２−３に対し
て制御バス２４経由で起動をかける。これにより画像メ
モリ２２−３は、上記選択された画像バス２５−３から
の入力準備を行ない、しかる後画像バス２５−３のとジ
ー／レディー信号ライン（図示せず）がレディー状態を
示すまで待つ。
次に、ＣＰ Ｕ ２１は、画像プロセッサ２３に対する
セットアツプを行なう。まずＣＰ Ｕ ２１は、画面合
成のための第１の画像データ入力用として画像バス２５
−１を指定する画像バス指定データを含む制御データを
画像プロセッサ２３に転送する。上記画像バス指定デー
タは、画像プロセッサ２３内のレジスタ４１にセットさ
れる。画像プロセッサ２３内のデコーダ４４は、レジス
タ４１の内容（画像バス指定データ）をデコードし、信
号線４７−１〜４７−４のうち信号［４７−１だけに有
意信号を出力する。この結果、画像プロセッサ２３内の
ゲート回路５１−１〜５１−４のうちゲート回路５１−
１だけがイネーブルされ、画像バス２５−１が第１の画
像データ入力用に選択される。次に、ＣＰ Ｕ ２１は
、画面合成のための第２の画像データ入力用として画像
バス２５−２を指定する画像バス指定データを含む制御
データを画像プロセッサ２３に転送する。上記画像バス
指定データは、画像プロセッサ２３内のレジスタ４２に
セットされる。この場合、デコーダ４５により、信号線
４８−１〜４８−４のうちの信号線４８−２だけが有意
状態に設定される。
セットアツプを行なう。まずＣＰ Ｕ ２１は、画面合
成のための第１の画像データ入力用として画像バス２５
−１を指定する画像バス指定データを含む制御データを
画像プロセッサ２３に転送する。上記画像バス指定デー
タは、画像プロセッサ２３内のレジスタ４１にセットさ
れる。画像プロセッサ２３内のデコーダ４４は、レジス
タ４１の内容（画像バス指定データ）をデコードし、信
号線４７−１〜４７−４のうち信号［４７−１だけに有
意信号を出力する。この結果、画像プロセッサ２３内の
ゲート回路５１−１〜５１−４のうちゲート回路５１−
１だけがイネーブルされ、画像バス２５−１が第１の画
像データ入力用に選択される。次に、ＣＰ Ｕ ２１は
、画面合成のための第２の画像データ入力用として画像
バス２５−２を指定する画像バス指定データを含む制御
データを画像プロセッサ２３に転送する。上記画像バス
指定データは、画像プロセッサ２３内のレジスタ４２に
セットされる。この場合、デコーダ４５により、信号線
４８−１〜４８−４のうちの信号線４８−２だけが有意
状態に設定される。
これにより、ゲート回路５２−１〜５２−４のうちゲー
ト回路５２−２がイネーブルされ、画像バス２５−２が
第２の画像データ入力用に選択される。次にｃ ｐ Ｕ
２１は、画面合成データ（合成画像データ）出力用と
して画像バス２５−３を指定する画像バス指定データを
含む制御データを画像プロセッサ２３に転送する。
ト回路５２−２がイネーブルされ、画像バス２５−２が
第２の画像データ入力用に選択される。次にｃ ｐ Ｕ
２１は、画面合成データ（合成画像データ）出力用と
して画像バス２５−３を指定する画像バス指定データを
含む制御データを画像プロセッサ２３に転送する。
上記画像バス指定データは、画像プロセッサ２３内のレ
ジスタ４３にセットされる。この場合、デコーダ４６に
より、信号線４９−１〜４９−４のうちの信号線４９−
３だけが有意状態に設定される。これにより、ゲート回
路５３−１〜５３−４のうちゲート回路５３−３がイネ
ーブルされ、画像バス２５−３が画面合成データ出力用
に選択される。ＣＰ ｔＪ ２１は、上記したセットア
ツプを終了すると、画像プロセッサ２３に対して起動を
かける。
ジスタ４３にセットされる。この場合、デコーダ４６に
より、信号線４９−１〜４９−４のうちの信号線４９−
３だけが有意状態に設定される。これにより、ゲート回
路５３−１〜５３−４のうちゲート回路５３−３がイネ
ーブルされ、画像バス２５−３が画面合成データ出力用
に選択される。ＣＰ ｔＪ ２１は、上記したセットア
ツプを終了すると、画像プロセッサ２３に対して起動を
かける。
画像プロセッサ２３は、ＣＰＵ２１により起動されると
、画像バス２５−１〜２５−４のバスサイクルに同期し
て、第６図に示すようにスタート信号５ＴＲＴを発生す
る。このスタート信号５ＴＲＴは、ゲート回路５１−１
〜５１−４．５２−１〜５２−４のうち、ＣＰ ｔＪ
２１からの指示に応じてイネーブルされたゲート回路５
１−１．５２−２により（更に具体的に述べるなら、ゲ
ート回路５１−１．５２−２内の出力ゲート７２により
）対応する画像バス２５−１．２５−２に同時に出力さ
れる。
、画像バス２５−１〜２５−４のバスサイクルに同期し
て、第６図に示すようにスタート信号５ＴＲＴを発生す
る。このスタート信号５ＴＲＴは、ゲート回路５１−１
〜５１−４．５２−１〜５２−４のうち、ＣＰ ｔＪ
２１からの指示に応じてイネーブルされたゲート回路５
１−１．５２−２により（更に具体的に述べるなら、ゲ
ート回路５１−１．５２−２内の出力ゲート７２により
）対応する画像バス２５−１．２５−２に同時に出力さ
れる。
画像メモリ２２−１においては、前記したように、画像
バス２５−１に接続されるゲート回路３７−１がイネー
ブルされ、画像メモリ２２−２においては、画像バス２
５−２に接続されるゲート回路３７−２がイネーブルさ
れている。したがって、画像バス２５−１上のスタート
信号５ＴＲＴは、ゲート回路３７−１により（更に具体
的に述べるなら、ゲート回路３７−１内の入力ゲート６
２により）画像メモリ２２−１に入力される。同様に、
画像バス２５−２上のスタート信号５ＴＲＴは、ゲート
回路３１−２により画像メモリ２２−２に入力される。
バス２５−１に接続されるゲート回路３７−１がイネー
ブルされ、画像メモリ２２−２においては、画像バス２
５−２に接続されるゲート回路３７−２がイネーブルさ
れている。したがって、画像バス２５−１上のスタート
信号５ＴＲＴは、ゲート回路３７−１により（更に具体
的に述べるなら、ゲート回路３７−１内の入力ゲート６
２により）画像メモリ２２−１に入力される。同様に、
画像バス２５−２上のスタート信号５ＴＲＴは、ゲート
回路３１−２により画像メモリ２２−２に入力される。
画像メモリ２２−１．２２−２は、画像バス２５−１．
２５−２からスタート信号５ＴＲＴを同時に入力すると
、一定時間後（具体的には２サイクルＷｔ）に何時に画
像データ（指定されたウィンドウ領域の画像データ）の
出力を開始する。画像メモリ２２−１においては、前記
したように、画像バス２５−１に接続されるゲート回路
３７−１がイネーブルされ、画像メモリ２２−２におい
ては、画像バス２５−２に接続されるゲート回路３７−
２がイネーブルされている。したがって、画像メモリ２
２−１からの画像データ出力は、ゲート回路３７−１に
より（更に具体的に述べるなら、ゲート回路３７−１内
の出力ゲート６１により）、第６図に示すように、対応
する画像バス２５−１に対して行なわれる。同様に、画
像メモリ２２−２からの画像データ出力は、ゲート回路
３７−２により対応する画像バス２５−２に対して行な
われる。このとき、画像バス２５−１．２５−２の図示
せぬビジー／レディー信号ラインには、画像データと共
にレディー信号が出力される。画像メモリ２２−１．２
２−２は、上記したように、スタート信号５ＴＲＴを受
取ってから２サイクル後に同時に画像データの出力を開
始すると、以後同一のタイミング（具体的にはバスサイ
クルに同期して）でデータ出力を継続する。
２５−２からスタート信号５ＴＲＴを同時に入力すると
、一定時間後（具体的には２サイクルＷｔ）に何時に画
像データ（指定されたウィンドウ領域の画像データ）の
出力を開始する。画像メモリ２２−１においては、前記
したように、画像バス２５−１に接続されるゲート回路
３７−１がイネーブルされ、画像メモリ２２−２におい
ては、画像バス２５−２に接続されるゲート回路３７−
２がイネーブルされている。したがって、画像メモリ２
２−１からの画像データ出力は、ゲート回路３７−１に
より（更に具体的に述べるなら、ゲート回路３７−１内
の出力ゲート６１により）、第６図に示すように、対応
する画像バス２５−１に対して行なわれる。同様に、画
像メモリ２２−２からの画像データ出力は、ゲート回路
３７−２により対応する画像バス２５−２に対して行な
われる。このとき、画像バス２５−１．２５−２の図示
せぬビジー／レディー信号ラインには、画像データと共
にレディー信号が出力される。画像メモリ２２−１．２
２−２は、上記したように、スタート信号５ＴＲＴを受
取ってから２サイクル後に同時に画像データの出力を開
始すると、以後同一のタイミング（具体的にはバスサイ
クルに同期して）でデータ出力を継続する。
さて、画像プロセッサ２３においては、前記したように
、ゲート回路５１−１．５２−２がイネーブルされ、第
１の画像データ入力用として画像バス２５−１が、第２
の画像データ入力用として画像バス２５−２が、それぞ
れ選択されている。したがって、画像メモリ２２−１．
２２−２から画像バス２５−１．２５−２に出力された
画像データは、ゲート回路５１−１．５２−２により画
像プロセッサ２３内に入力される。画像プロセッサ２３
は、ゲート回路５１−１．５２−２により入力された両
画像データを、画像バス２５−１．２５−２のビジー／
レディー信号ラインがレディーを示している期間中、バ
スサイクルに同期して取込み、その論理和をとる。そし
て、画像プロセッサ２３は、上記取込みから例えば２サ
イクル後に、論理和結果の出力を開−する。画像プロセ
ッサ２３においては、前記したように、ゲート回路５３
−３がイネーブルされ、画面合成データ（合成画像デー
タ）出力用として画像バス２５−３が選択されている。
、ゲート回路５１−１．５２−２がイネーブルされ、第
１の画像データ入力用として画像バス２５−１が、第２
の画像データ入力用として画像バス２５−２が、それぞ
れ選択されている。したがって、画像メモリ２２−１．
２２−２から画像バス２５−１．２５−２に出力された
画像データは、ゲート回路５１−１．５２−２により画
像プロセッサ２３内に入力される。画像プロセッサ２３
は、ゲート回路５１−１．５２−２により入力された両
画像データを、画像バス２５−１．２５−２のビジー／
レディー信号ラインがレディーを示している期間中、バ
スサイクルに同期して取込み、その論理和をとる。そし
て、画像プロセッサ２３は、上記取込みから例えば２サ
イクル後に、論理和結果の出力を開−する。画像プロセ
ッサ２３においては、前記したように、ゲート回路５３
−３がイネーブルされ、画面合成データ（合成画像デー
タ）出力用として画像バス２５−３が選択されている。
したがって、画像プロセッサ２３で生成された論理和結
果は、ゲート回路５３−３により、第６図に示すように
、画像バス２５−３に出力される。このとき、画像バス
２５−３のとジー／レディー信号ラインには、論理和結
果と共にレディー信号が出力される。
果は、ゲート回路５３−３により、第６図に示すように
、画像バス２５−３に出力される。このとき、画像バス
２５−３のとジー／レディー信号ラインには、論理和結
果と共にレディー信号が出力される。
画像メモリ２２−３においては、前記したように、ゲー
ト回路３８−３がイネーブルされ、画面合成データ入力
用として画像バス２５−３が選択されている。
ト回路３８−３がイネーブルされ、画面合成データ入力
用として画像バス２５−３が選択されている。
したがって、画像プロセッサ２３から画像バス２５−３
゛ に出力された論理和結果（画面合成データ）は、ゲ
ート回路３８−３により画像メモリ２２−３内に入力さ
れる。画像メモリ２２−３は、ゲート回路３８−３によ
り入力された論理和結果を、画像バス２５−３のビジー
／レディー信号ラインがレディーを示している期間中、
バスサイクルに同期して取込み、内部のメモリ（図示せ
ず）に書込む。そして、上記した動作が、ＣＰＬＪ２１
によって指定されたウィンドウの全領域に亙って繰返し
行なわれることにより、画像メモリ２２−３に合成画面
情報が生成される。
゛ に出力された論理和結果（画面合成データ）は、ゲ
ート回路３８−３により画像メモリ２２−３内に入力さ
れる。画像メモリ２２−３は、ゲート回路３８−３によ
り入力された論理和結果を、画像バス２５−３のビジー
／レディー信号ラインがレディーを示している期間中、
バスサイクルに同期して取込み、内部のメモリ（図示せ
ず）に書込む。そして、上記した動作が、ＣＰＬＪ２１
によって指定されたウィンドウの全領域に亙って繰返し
行なわれることにより、画像メモリ２２−３に合成画面
情報が生成される。
なお、前記実施例では、画像プロセッサ２３が、画像バ
ス２５−１〜２５−４のうちの２つのバスから同時に画
像データを取込む場合について説明したが、これに限る
ものではない。例えば、レジスタ４１、デコーダ４４お
よびゲート回路５１−１〜５１−４に相当する回路構成
を１組追加することで、画像バス２５−１〜２５−４の
うちの３つのバスから同時に画像データを取込むことが
可能となる。
ス２５−１〜２５−４のうちの２つのバスから同時に画
像データを取込む場合について説明したが、これに限る
ものではない。例えば、レジスタ４１、デコーダ４４お
よびゲート回路５１−１〜５１−４に相当する回路構成
を１組追加することで、画像バス２５−１〜２５−４の
うちの３つのバスから同時に画像データを取込むことが
可能となる。
［発明の効果］
以上詳述したようにこの発明によれば、画像プロセッサ
から、ＣＰＵにより指定された画像メモリに対し、画像
データの出力開始を指定するスタート信号が指定された
画像バスを通して同時に出力でき、指定された画像メモ
リからの画像データ出力が並列に且つ互いに同期して、
しがもＣＰＵから独立に行なえる。したがってこの発明
によれば、画像処理の高速化、およびＣＰＵの処理効率
の向上が図れる。
から、ＣＰＵにより指定された画像メモリに対し、画像
データの出力開始を指定するスタート信号が指定された
画像バスを通して同時に出力でき、指定された画像メモ
リからの画像データ出力が並列に且つ互いに同期して、
しがもＣＰＵから独立に行なえる。したがってこの発明
によれば、画像処理の高速化、およびＣＰＵの処理効率
の向上が図れる。
また、スタート信号の通知が上記のように指定された画
像バスを通して行なわれるため、複数の画像バスを使用
して異なる処理が並列に行なわれる場合にも、それぞれ
の処理毎に容易に同期化が図れる。
像バスを通して行なわれるため、複数の画像バスを使用
して異なる処理が並列に行なわれる場合にも、それぞれ
の処理毎に容易に同期化が図れる。
第１図はこの発明の一実施例に係る画像処理装置のブロ
ック構成図、第２図は第１図の画像メモリの要部ブロッ
ク構成図、第３図は第１図の画像プロセッサの要部ブロ
ック構成図、第４図は第２図のゲート回路のブロック構
成図、第５図は第３図のゲート回路のブロック構成図、
第６図は動作を説明するためのタイミングチャート、第
７図は従来例を示す図である。 ２１・・・ＣＰＬＪ、２２−１〜２２−４．２２−ｉ・
・・画像メモリ、２３・・・画像プロセッサ、２５−１
〜２５−４．２ｓ−ｊ・・・画像バス、３３．３４．４
１〜４３・・・デコーダ、３７−１〜３７−４．３７−
ｊ、 ３８−１〜３８−４．５１−１〜５１−４．５１
−ｊ、 ５２−１〜５２−４゜５３−１〜５３−４・・
・ゲート回路。 第１し］ 第２図 第６ｖ？Ｊ 第７閏
ック構成図、第２図は第１図の画像メモリの要部ブロッ
ク構成図、第３図は第１図の画像プロセッサの要部ブロ
ック構成図、第４図は第２図のゲート回路のブロック構
成図、第５図は第３図のゲート回路のブロック構成図、
第６図は動作を説明するためのタイミングチャート、第
７図は従来例を示す図である。 ２１・・・ＣＰＬＪ、２２−１〜２２−４．２２−ｉ・
・・画像メモリ、２３・・・画像プロセッサ、２５−１
〜２５−４．２ｓ−ｊ・・・画像バス、３３．３４．４
１〜４３・・・デコーダ、３７−１〜３７−４．３７−
ｊ、 ３８−１〜３８−４．５１−１〜５１−４．５１
−ｊ、 ５２−１〜５２−４゜５３−１〜５３−４・・
・ゲート回路。 第１し］ 第２図 第６ｖ？Ｊ 第７閏
Claims (1)
- 画像プロセッサおよび複数の画像メモリを相互接続する
制御バスおよび複数の画像バスと、上記制御バスに接続
され、同制御バスを介して上記画像プロセッサおよび複
数の画像メモリを制御するＣＰＵと、上記画像プロセッ
サに設けられ、上記ＣＰＵにより指定された複数の上記
画像バスに、画像データ出力開始を指定するスタート信
号を同時に出力するスタート信号出力ゲート回路と、上
記各画像メモリに設けられ、上記ＣＰＵにより指定され
た１つの上記画像バスから上記スタート信号を入力する
スタート信号入力ゲート回路と、上記各画像メモリに設
けられ、上記スタート信号入力ゲート回路から入力され
る上記スタート信号に応じ、上記指定された１つの画像
バスへの画像データ出力を上記画像バスのバスサイクル
に同期して開始する手段と、上記画像プロセッサに設け
られ、上記指定された複数の上記画像バスから上記デー
タを同時に取込む手段とを具備することを特徴とする画
像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229224A JPS61109174A (ja) | 1984-10-31 | 1984-10-31 | 画像処理装置 |
| US06/792,848 US4653110A (en) | 1984-10-31 | 1985-10-30 | Image processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229224A JPS61109174A (ja) | 1984-10-31 | 1984-10-31 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109174A true JPS61109174A (ja) | 1986-05-27 |
Family
ID=16888773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229224A Pending JPS61109174A (ja) | 1984-10-31 | 1984-10-31 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4653110A (ja) |
| JP (1) | JPS61109174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05225328A (ja) * | 1991-07-22 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 多重ソース画像のリアルタイムミキシングおよびアンチエリアシングのための装置および方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053989A (en) * | 1986-08-27 | 1991-10-01 | Minolta Camera Kabushiki Kaisha | Digital image processing apparatus having a microprogram controller for reading microinstructions during a vacant period of the image processing circuit |
| JPH0215378A (ja) * | 1988-03-23 | 1990-01-19 | Du Pont Pixel Syst Ltd | グラフィックス処理システムおよびその方法 |
| GB2215873A (en) * | 1988-03-23 | 1989-09-27 | Benchmark Technologies | Inter-processor status communication |
| US7416367B2 (en) * | 2005-05-13 | 2008-08-26 | St Onge Gene | Lateral force resistance device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124940A (en) * | 1977-04-06 | 1978-10-31 | Shinko Electric Co Ltd | Data processing system |
| JPS5822782B2 (ja) * | 1980-03-13 | 1983-05-11 | 株式会社東芝 | パタ−ン類似度計算装置 |
| US4434502A (en) * | 1981-04-03 | 1984-02-28 | Nippon Electric Co., Ltd. | Memory system handling a plurality of bits as a unit to be processed |
| JPS6053349B2 (ja) * | 1981-06-19 | 1985-11-25 | 株式会社日立製作所 | 画像処理プロセツサ |
-
1984
- 1984-10-31 JP JP59229224A patent/JPS61109174A/ja active Pending
-
1985
- 1985-10-30 US US06/792,848 patent/US4653110A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05225328A (ja) * | 1991-07-22 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 多重ソース画像のリアルタイムミキシングおよびアンチエリアシングのための装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4653110A (en) | 1987-03-24 |
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