JPS6252906B2 - - Google Patents
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- JPS6252906B2 JPS6252906B2 JP11001482A JP11001482A JPS6252906B2 JP S6252906 B2 JPS6252906 B2 JP S6252906B2 JP 11001482 A JP11001482 A JP 11001482A JP 11001482 A JP11001482 A JP 11001482A JP S6252906 B2 JPS6252906 B2 JP S6252906B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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Description
本発明は上位の計算機から中位、下位の計算機
へと階層関係を有する複合計算機装置に関する。 従来から、大容量のデータ処理、例えばカメラ
センサから入力される画像データの処理は、アレ
イプロセツサや密結合されたマルチプロセツサ等
によつて行つている。しかるに、上記アレイプロ
セツサやマルチプロセツサを有するいずれの計算
機システムに於いても、特定の演算を高速に行な
う為の専用機としての性格を有し、システム要求
に合わせたプロセツサ（CPU）の数の増減をす
る事が出来ず、システムとしての柔軟性に欠ける
欠点があつた。又、速度の点ではプロセツサ単独
処理能力の５〜10倍程度であり、これ以上の高速
化を達成する事ができなかつた。 本発明の目的は、上記の欠点を解消し、システ
ムとしての柔軟性に富んだ複合計算機装置を提供
するにある。 本発明は、上位の計算機から中位、下位の計算
機と階層関係（１：Ｎ：１）に複合計算機装置を
構成し、且つ、ランダムアクセスメモリを介在さ
せる構成とし、この複合計算機装置全体は大型計
算機の下位に位置づけるべく、外部システムとの
データ転送路を持たせ、又、Ｎ＋２個のプロセツ
サの処理手順は各プロセツサのメモリ上に記憶さ
れており、この処理手順は上位計算機から書き換
えできる構成とする事により、上記目的を達成す
る。 以下本発明の一実施例を図面に従つて説明す
る。 第１図は本発明の複合計算機装置の一実施例を
示すブロツク図である。この例では、プロセツサ
として１個のペアレントCPU又はMPU（以下Ｐ
―CPUと称す）、Ｎ個のチヤイルドMPU（以下Ｃ
―MPUと称する）、１個のグランドチヤイルド
CPU又はMPU（以下GC―CPUと称する）を備え
た複数のプロセツサから構成されている。尚、
MPUはマイクロプロセツサの事である。 Ｐ―CPU１はホストコンピユータ２とコンピ
ユータリンケージ制御装置３，４を介して結合さ
れると共に、コンピユータリンケージ制御装置
５，６を介してＧ―CPU７と結合されている。
プラント８からのデータはホストコンピユータ２
を介してＰ―CPU１に取り込まれる。或いは、
第２図に示す例の如く、プラント８からのデータ
は直接Ｐ―CPU１に取り込まれる。この様にし
て取り込まれたプラント８からのデータはＰ―
CPU１を介してRAMメモリ９のＡ１〜Anに分割
して記録される。ところで、プラント８は生産設
備であり、生産設備に配設されたテレビカメラに
より物の流れやロボツト制御等の基礎的なデータ
を得ている。この様なテレビカメラ（一般的には
センスカメラ）からの撮像データは、上記プラン
ト８からホストコンピユータ２又はＰ―CPU１
に転送される様に図示の如く構成してあり、転送
されたデータは各種の制御及び監視に供すべく処
理される。 この処理は、（ホストコンピユータ２）、Ｐ―
CPU１，Ｃ―MPU１０〜１３，GC―CPU７を経
て実示される。RAMメモリ９はＰ―CPU１とＣ
―MPU１０〜１３との間に介在するランダムア
クセスメモリであり、複数のブロツクＡ１，Ａ
２、…Anに分割されている。なお、Ｃ―MPUは
ｎ個あり、第１番目のＣ―MPUに１０、第２番
目のＣ―MPUに１１、…第ｎ番目のＣ―MPUに
１３の番号を割り当てており、単にＣ―MPUと
称した場合はｎ個全体を指すものとする。 RAMメモリ９のブロツクの数はＣ―MPUの数
と同一であり、互いに１対１の対応関係を有して
いる。ram１４は、Ｃ―MPU１０〜１３とGC―
CPU７との間に介在するランダムアクセスメモ
リであり、複数のブロツクa1，a2，…ａoより成
る。各ブロツクは個々のＣ―MPU（ｎ個ある）
に１対１の対応を成している。 ｎ個のレジスタＲ１，Ｒ２，Ｒ３、…Rnから
なるレジスタ群１５は、RAM９の各ブロツクＡ
１，Ａ２，Ａ３、…、An及びＣ―MPU１０，１
１，１２…１３に対応して設置されている。ｎ個
のレジスタr1，r2，r3…ｒoからなるレジスタ群１
６は、ｎ個のＣ―MPU１０，１１，１２…１３
及びRAM１４のｎ個のブロツクＡ１，Ａ２、
…、Anに対応して接置されている。レジスタ群
１５の各レジスタRi（但し、ｉ＝１，２，…
ｎ）は対応するRAM９のブロツクAiに対応する
データが格納終了した時に“１”がセツトされ
る。レジスタRiが“１”の時にはRAM９の対応
ブロツクAiのアクセスは、Ｃ―MPUのｉ番目の
Ｃ―MPUによつてなされ、レジスタRiが“０”
の時には、RAM９の対応ブロツクAiのアクセス
はＰ―CPU１によつてなされる。即ち、Ri＝１
の時は、RAM９のAiはＣ―MPUのｉ番目のＣ―
MPUの管理下に入り、Ri＝０の時はRAM９のAi
はＰ―CPU１の管理下に入る。 以上のレジスタ群１５に関する事項はレジスタ
群１６についても同様に成り立つ。即ち、レジス
タ群１６のｒi＝１の時にはRAM１４のAiはGC
―CPU７の管理下に入り、ｒi＝０の時にはRAM
１４のAiはＣ―MPUのｉ番目のＣ―MPUの管理
下に入る。レジスタ群１５のセツトはレジスタコ
ントローラ１７によつて成され、レジスタ群１６
のセツトはＣ―MPUによつて成される。尚、レ
ジスタコントローラ１７はＰ―CPU１によつて
制御される。又、レジスタ群１５，１６はＰ―
CPU１によつてイニシヤルセツトされる構成を
採つている。更に、Ｐ―CPU１とＣ―MPUとに
よるRAM９へのアクセスは、マルチアクセスコ
ントロール方式によつて行なつている。同様に、
Ｃ―MPUとGC―CPU７とによるRAM１４への
アクセスは、マルチアクセスコントロール方式に
よつて行なつている。 Ｐ―CPU１に於ける処理手順は、Ｐ―CPU内
のメモリにプログラムとして記憶されている。こ
のプログラムはホストコンピユータ２からコンピ
ユータリンケージ制御装置３，４を経由して書き
込みが出きる様になつている。GC―CPU７につ
いても同様で、ホストコンピユータ２からコンピ
ユータリンケージ制御装置５，６を経由してこの
GC―CPU７の処理手順プログラムを書き換え可
能としてある。Ｃ―MPU内のプログラムの書き
換えは、次の様な方法により書き換える事が出き
る。即ち、書き換えるべきプログラムはホストコ
ンピユータ２からＰ―CPU１を経由してRAM９
上に一時的に格納し、その後、Ｃ―MPUは自ら
その内容を取り込んで自分自身のプログラムの書
き換えを実行する様に設定されている。この様に
して、Ｎ＋２個（Ｐ―CPU１、ｎ個のＣ―MPU
及びGC―CPU７）のプロセツサーの処理手順
は、ホストコンピユータ２から自在に書き換える
事が出来る様になつている。 尚、第１図に於ける複合計算機装置には、上記
部品の他に、ホストコンピユータ１に印字装置１
８、CRT１９、記憶装置２０が接続されてい
る。又、Ｃ―MPUとGC―CPU７はロジツク回路
２１を介してＰ―CPU１に接続されている。更
に、符号２２，２３はリセツト信号線を示し、符
号２４，２５は外部レジスタセツト信号線を示
し、符号２６は異常報告信号線を示している。
又、符号２７はホストコンピユータ２とＰ―
CPU１間インターフエースを示し、符号２８は
ホストコンピユータ２とGC―CPU７間インター
フエースを示している。 次に本実施例の動作について説明する。プラン
ト８からの画像データはホストコンピユータ２に
取り込まれる。取り込まれたデータはＰ―CPU
１に転送路（コンピユータリンケージ制御装置
３，４経由）から転送される。Ｐ―CPU１は、
この取り込んだデータをRAM９の対応するブロ
ツクＡ１〜Anに順次格納する。場合によつて
は、第２図に示す様にプラント８から直接Ｐ―
CPU１にデータを転送する方式も採られる。第
３図は前記プラント８からホストコンピユータ２
又はＰ―CPU１へのデータ転送手順のタイムチ
ヤート例を示したものである。プラント８側では
データの確立に伴つてホストコンピユータ２又は
Ｐ―CPU１へ入力要求IRQが発生する。第３図の
事例では、データ確立よりt0遅れてIRQが発生し
ている。このIRQ発生時に、ホストコンピユータ
２又はＰ―CPU１は、受信プログラムを作動さ
せデータを受信し、受信が完了すると受信完了の
信号RVを発生させる。ホストコンピユータ２へ
のデータの取り込みの場合には、直ちにコンピユ
ータリンケージ制御装置５，６経由でＰ―CPU
１にデータが送信される。Ｐ―CPU１ではデー
タ受信後、あらかじめ定つたRAM９の対応ブロ
ツクに順次そのデータを格納する。 次に、プラント８から送られる画像データの構
造とRAM９の各ブロツクとの対応関係を第４図
及び第５図により説明する。 第４図は画像データの構成例を示したものであ
り、縦及び横は1024ビツトよりなり、各ビツトは
画素Ｐを形成し、各画素は“１”又は“０”のを
取り得る様になつている。この画素データはライ
ン毎にスキヤンされ、１ライン毎に左から右へス
キヤンされてＰ―CPU１に取り込まれる（この
取り込まれ方はダイレクト又はホストコンピユー
タ２経由による）。前記スキヤンは、第１ライン
の取り込みが完了すると第２ライン、第２ライン
の次に第３ラインという様に最終ラインが取り込
み終了するまで続けられる。ここでは、16台のＣ
―MPUで分散処理される場合について説明す
る。RAM９の各ブロツクは同一容量よりなり、
1024ラインは均等に16分割され、従つて各ブロツ
クは60ラインよりなる。即ち、第１ラインから第
64ラインの画素データがRAM９のブロツクＡ１
に格納され、次に第65ラインから第128ラインの
画素データがブロツクＡ２に格納される。以下同
様にして、最終ブロツクＡ１６には第961ライン
から第1024ラインの画素データが格納される。以
上の経過より、一画面分の全画像データがRAM
９の各ブロツクに格納される。第５図はこの様な
16ブロツク化した時のRAM９へのデータ格納の
様子を示している。 レジスタ１５はRAM９のデータの専有状態を
表示するものであり、レジスタコントローラ１７
によつてセツトされる。レジスタコントローラ１
７はＰ―CPU１からのRAM９へのアクセスアド
レスを取り込み、このアドレスが60ライン分を示
す如に、順次レジスタ１５の各要素Riに“１”
をセツトさせる機能を果たす。即ち、第１ライン
からデータ書き込みが開始され、第64ライン終了
に相当するアドレスが検出された時には、レジス
タコントローラ１７は要素Ｒ１に“１”をセツト
する。要素Ｒ１に“１”がセツトされるとＣ―
MPU１０がRAM９のブロツクＡ１を管理下に置
く事が出来、このブロツクＡ１内のデータの処理
をＣ―MPU１０が独自に行ない得る。次に65ラ
インから128ラインまでのデータの書き込みがブ
ロツクＡ２に行なわれ、128ラインが終了すると
レジスタコントローラ１７がレジスタ群１５の要
素Ｒ２に“１”をセツトする。この状態下では、
ブロツクＡ２はＣ―MPU１１の管理下に置か
れ、Ｃ―NPU１１はブロツクＡ２内のデータを
独自に処理する事が出来る。以下、剰次第16番目
のブロツクAnまで同様の処理が行なわれ要素Rn
に“１”がセツトされ、Ｃ―MPU１３の管理下
でブロツクAn内のデータ処理が行なわれる。 RAM９はＰ―CPU１とＣ―MPUとの双方から
アクセス可能となつており、その切り換え制御の
実施例は第６図に示す如くである。第６図はブロ
ツクＡ１へのアクセス（管理）の切り換え事例を
示している。Ｐ―CPU１とＣ―MPU１０とはマ
ルチアクセスコントローラ６０を介してブロツク
Ａ１にインターフエースしている。このマルチア
クセスコントローラ６０はブロツクＡ１内にデー
タ格納中は、Ｐ―CPU１とブロツクＡ１とをイ
ンターフエースさせる。データ格納後はＣ―
MPU１０とブロツクＡ１とをインターフエース
させる。図に於いて、データは処理対象のデータ
であり、制御信号はアドレス及びそのタグ信号を
含む。動作としてはＰ―CPU１からブロツクＡ
１へのデータ書き込み、並びに書き込み完了後ブ
ロツクＡ１からＣ―MPU１０へのデータの読み
出し転送という過程を経る。以上の説明はブロツ
クＡ１についてインターフエースについてである
が、他のブロツクＡ２，Ａ３、…、等について
も、Ｐ―CPU１とＣ―MPUとの間で同様な関係
がある。更に、ram１４の各ブロツクa1，a2，
a3、…、についても各Ｃ―MPUとGC―CPU７と
の間で同様なマルチアクセスコントローラが介在
して同様な役割りを果たしている。 Ｐ―CPU１はホストコンピユータ２からのコ
ンピユータリンケージ制御装置３，４経由の転送
路により、イニシヤルの起動を受けイニシヤル処
理を行う。第７図はこのイニシヤル処理のフロー
チヤートを示したものである。イニシヤル起動に
より、RAM９への書き込み番地（アドレス）を
初期化し、ついで外部レジスタ群１５（Ｒ１〜
Rn）とレジスタ群１６（r1〜ｒo）をリセツトす
る。更に、Ｃ―MPU１０〜１３をリセツトし、
ノーオペ状態（NOOP）に入り待機する。 第８図はプラント８からダイレクトにＰ―
CPU１へデータを取り込む場合の処理フローを
示したものである。データの取り込みは入力要求
IRQ受け付けより開始し、取り込みは１バイト単
位で行ない、RAM９の該当ブロツクにデータを
格納して行き、その際アドレスを送信した後割り
込みを解除し、次の入力要求IRQの割り込みを待
つ。尚、第８図で示したフローは、１バイト単位
でデータ転送を行ない、割り込みの解除を行つた
事例であるが、１バイト分以上例えば１ライン分
とか、全画面分とかのデータ転送毎に割り込みを
解除させるシステム構成としてもよい。 以上説明したものは、プラント８からダイレク
トにＰ―CPU１へデータを転送する例であつた
が、プラント１からホストコンピユータ２にデー
タを取り込み、ホストコンピユータ２からＰ―
CPU１に転送される場合もある。この場合は、
上述と類似の処理をホストコンピユータ２とプラ
ント８間で行ない、その後、ホストコンピユータ
２からＰ―CPU１にデータが送出される構成と
なる。Ｐ―CPU２は以上の処理の他に、レジス
タ１５，１６をリセツトさせる機能を持つ。更
に、GC―CPU７及びＣ−MPUをリセツトさせる
機能も有しており、第１図のリセツト信号線２
２，２３によりリセツト信号が送られる。 第９図は各Ｃ―MPUの動作フローを示す図で
ある。各Ｃ―MPUはＰ―CPU１のリセツト指令
によりイニシヤライズされる。即ち、RAM９の
読み出し番地の初期化、書き込みRAM１４の書
き込み番地の初期化を行なう。更に、外部レジス
タRn（但し、ｎ＝１，２、…）をリセツトす
る。以上の経過はイニシヤル処理であり、次にル
ープロジツクに処理が移る。ループロジツクで
は、該当するレジスタRnに“１”がセツトされ
ているか否かをチエツクし、“１”がセツトされ
ていれば、このレジスタRnに該当するRAM９の
ｎ番目のブロツクAnの内容をＣ―MPU（ｎ番
目）が読み出し、所定の処理を行なう。データ処
理後、結果をRAM１４のｎブロツクに書き込
み、このブロツクへの書き込み完了と共にレジス
タ群１６のｎ番目のレジスタ要素ｒoに“１”を
セツトする。次に読み出しRAM９の番地初期化
と書き込みRAM１４の番地初期化を行ない、ル
ープロジツクに戻る。Ｐ―CPU１の処理では各
ブロツク処理を中断する事なく連続して行なう。
又、Ｃ―MPUの処理も、Ｐ―CPU１とは独立
に、レジスタＲ１〜Rnのオン、オフによつて動
作する。従つて、Ｐ―CPU１が順次レジスタ群
１５の各要素をセツトする毎にＣ―MPUは順次
起動される。この為、Ｐ―CPU１及び各Ｃ―
MPUは並列処理を行なう事になる。Ｐ―CPU１
はブロツク１から順次ブロツクｎまでの処理を行
ない、RAM９の各ブロツクにデータを格納する
と共にレジスタ群１５の各要素に“１”をセツト
して行く。レジスタ群１５の各要素に“１”がセ
ツトされる毎に対応するＣ―MPUが起動され、
RAM１４に結果を格納し、レジスタ群１６の対
応する要素に“１”をセツトすると共に、レジス
タ群１５の対応する要素をリセツトする。GC―
CPU７はレジスタ群１６のレジスタ要素Ｒに
“１”がセツトされているか否かの監視のもと
に、RAM１４の内容を読み出し所定の処理を行
なう。第１０図はGC―CPU７に於ける処理フロ
ーを示したものである。まず、処理に先だつて
GC―CPU７はＰ―CPU１によつてリセツトされ
初期化される。次に、外部レジスタ１６のレジス
タ要素をr1，r2、…、ｒoについて順次“１”が
セツトされているか否かのチエツクを行ない、
“１”がセツトされている時にはそのレジスタ要
素に該当するramのブロツクの内容を読み出しデ
ータ処理を行なう。データ処理が終了するとその
時のレジスタ要素を外部レジスタリセツト信号線
２５を通してリセツト信号を送りリセツトする。 以上の動作により、GC―CPU７はRAM１４に
格納されたデータ及び格納されてくるデータを画
像単位に処理する。この処理結果はホストコンピ
ユータ２とＣ―MPU間インターフエースの転送
路を経由してホストコンピユータ２に転送され
る。この転送された処理結果はホストコンピユー
タ２により印字装置１８、CRT１８、記憶装置
２０に送出され記録等が行なわれる。更にプラン
ト８にも送られ処理結果に応じた制御或いは操作
が成される。 プラント８からのデータ送出からGC―CPU７
内での処理に至るタイムチヤートは第１１図に示
した様になる。このタイムチヤート全体の動きは
第１図から第１０図までの図面に従つた説明で明
らかであるが、簡単に繰り返して説明する。ま
ず、プラント８からのデータをＰ―CPU１（ホ
ストコンピユータ２経由の場合も同様）が受け取
り、RAM９のブロツクＡ１，Ａ２、…、に順次
格納して行く。各ブロツクの全領域にデータ格納
が完了する都度に、レジスタ群１５の対応要素Ｒ
に“１”をセツトする。Ｃ―MPUはレジスタ要
素Ｒに“１”が立つている事を確認して、その対
応RAM９のブロツクの内容を読み出し所定の処
理を行ない、ram１４の対応するブロツクにその
処理結果を格納する。このＣ―MPUでの処理は
全MPUに互つて行なわれ、ram１４のブロツク
にデータ格納を完了毎にレジスタ群１６の対応レ
ジスタｒに“１”をセツトする。又、対応する外
部レジスタ群１５のレジスタＲをリセツトする。
GC―CPU７はレジスタ群１６のレジスタ要素に
“１”が立つている事を条件として、ram１４の
内容を読み出し処理を行なう。第１１図ではブロ
ツクＡ１を中心として述べてあるが、ブロツクＡ
２、…以下についても同じであり、全体として前
述の如き動作となる。 次に本実施例の処理時間について説明する。第
１２図は本実施例の処理時間の系統図である。図
中、ｔxはＰ―CPU１の１画面分の処理時間、ｔy
は最終段のＣ―MPU（ｎ）１３の処理時間、ｔz
は最終段のＣ―MPU（ｎ）１３により駆動され
たGC―CPU７の処理時間である。従つて、１画
面分の総処理時間Ｔは、 Ｔ＝ｔx＋ｔy＋ｔz ……(1) となる。一方、シングルな計算機によつて同様な
処理を行なつた場合の処理時間T0は、 T0＝ｔx＋nty＋ntz ……(2) となる。但し、ｎはブロツク個数に相当する。両
者を比較すると本実施例では個数ｎに相当するｔ
y，ｔzに関する時間が短縮される。特に（ｔy＋
ｔz）≫ｔxの時には、 Ｔ＝１／ｎT0 ……(3) となり、1/nに処理時間が短縮される。尚、（ｔy
＋ｔz）≫ｔxの条件は、一般に、ｔy≫ｔx＞ｔzの
関係がある由に、導き出せる条件である。 次にＰ―CPU１，Ｃ―MPU１０及びGC―CPU
７の処理手順の変更方法について述べる。前述の
如く、Ｐ―CPU１、Ｃ―MPU及びGC―CPU７か
ら構成される複合計算機は、処理速度の高速化に
対して理論的には無限の可能性を有している。本
実施例では構成要素である各プロセツサの処理手
順を外部から容易に書き換えできる様にしてあ
る。ホストコンピユータ２に接続されている記憶
装置２０には、各プロセツサの処理手順を示すマ
イクロコードがあらかじめ記録されており、必要
に応じてこれらのマイクロコードのメニユーの１
つを複合計算機のプロセツサの主目盛りに転記す
る。Ｐ―CPU１の主目盛りへの転記はホストコ
ンピユータとＰ―CPU間インターフエース２７
の転送路を使用し容易に行なう事ができる。又
GC―CPU７に対してはホストコンピユータとGC
―CPU間インターフエース２８の転送路を使用
して容易に行なう事ができる。Ｃ―MPUの主目
盛へのマイクロコードの転記は、Ｐ―CPU１及
びRAM９を介して以下の様にして行なう。 まずホストコンピユータ２によりホストコンピ
ユータとＰ―CPU間インターフエース２７の転
送路を経由してＰ―CPU１にマイクロコードを
転送する。Ｐ―CPU１は転送されて来た内容を
そのままRAM９の対応するブロツクAiに転記す
る。例えば、Ｃ―MPU９に間するマイクロコー
ドであれば、RAM９のＡ１に書き込む。RAM９
の各ブロツクには、処理モードを示す１バイトの
情報を格納するエリヤを設けておく。このエリヤ
は決して他の目的に使用しないメモリとして確保
しておくものとする。RAM９のブロツクにプロ
グラムが転記されている場合は、この処理モード
を“１”とする。その他の時は“０”とする。こ
のようにRAM９にマイクロコードと処理モード
をセツトして該当するＣ―MPUをイニシヤル起
動すると、モードが“１”の場合にはまずRAM
９より自分自身のマイクロコードを呼び出し指定
された番地に格納を行ない、処理モードをリセツ
トしその後イニシヤル処理を実行する。この様に
Ｐ―CPU１，Ｃ―MPU，GC―CPU７の処理手順
はホストコンピユーター２から随時書き換え出来
る為、非常に広範な利用が可能となる。 次に本実施例の複合計算機装置の処理中、異常
発生が起きた時の処理方法について記述する。各
Ｃ―MPU及びGC―CPU７は、処理中にエラーが
発生した時異常報告信号線２６を通して異常信号
をオンする様仕組んである。この信号は各プロセ
ツサーから別々に出力されるが、ロジツク回路２
１によりORされて、いずれかのプロセツサが異
常の時、Ｐ―CPU１に異常報告する様になつて
いる。Ｐ―CPU１は自分自身の異常を含む全プ
ロセツサの異常を監視し、異常発生時、ホストコ
ンピユータ２にホストコンピユータとＰ―CPU
間インターフエース２７の転送路を経由して異常
報告する様に仕組んである。この様な構成である
為、本実施例の複合計算機装置はホストコンピユ
ータ２の１つの端末として動作する事を可能とし
ている。 次にプラント８の事例を生産設備のプラントと
し、且つ、コンベアライン上での搬送物の自動種
分けに適用した事例を第１３図に従つて説明す
る。第１３図は直角方向に互いにクロスしたコン
ベアライン１０１を持ち、搬送物１０２を該ライ
ン上に載せ、クロス点でのテーブル１０３上で３
方向のコンベアライン１０１Ａ，１０１Ｂ，１０
１Ｃのどれに前記搬送物１０２を搬送させるかの
仕分けを自動的に行なつている。この自動仕分け
は直接的にはコンベア分岐装置１０４によつて行
なう。即ち、どちらの方向に仕分けるかの指令５
１をホストコンピユータ２から受けたコンベア分
岐装置１０４は、アーム１０５を作動させて、テ
ーブル１０３上の搬送物１０２を、仕分け指令方
向のコンベアライン上に載せ、これによつて仕分
けが完了する。 指令５１は第１図に示したGC―CPU７の計算
結果を基にホストコンピユータ２から信号として
出力されるものである。この指令の基礎となるデ
ータがカメラセンサ１０６によつて撮像されたテ
ーブル１０１上の状態である。カメラセンサ１０
６はテーブル１０３上を撮像し、その撮像データ
をカメラインターフエース１０７を介してＰ―
CPU１に送る（ホストコンピユータ２を介する
場合もある）。カメラインターフエース１０７
は、Ｐ―CPU１への入力要求の割り込みIRQ及び
データの送出順位を整備し、Ｐ―CPU１に送出
する機能を持つ。尚、Ｐ―CPU１がデータを受
信した以降の動きは前述した第１図の実施例の通
りである。第１図のＰ―CPU１からGC―CPU７
に至る経路の中での処理は搬送物１０２のパター
ン認識の処理となる。第１４図はこのパターン認
識の代表的な事例を示したものである。入力コン
ベアライン１０１上には種々の搬送物１０２が載
る。図では３種の搬送物１０２Ａ，１０２Ｂ，１
０２Ｃが載つている。これらの搬送物は１度テー
ブル１０３上に載せられ、カメラセンサ１０６に
よつてテーブルの真上から撮映される。一方、事
前にどの搬送物がどの出ラインに仕分けられるか
計算機側は分かつており、パターン認識結果に応
じて仕分け先が決定される事になる。図では、搬
送物１０２Ａはライン１０４Ａに、１０２Ｂはラ
イン１０４Ｂに、搬送物１０２Ｃはライン１０４
Ｃに搬送される様になつている。 次に、搬送物１０２のパターン認識について説
明する。第１５図及び第１６図は搬送物１０２Ａ
及び１０２Ｄの事例を示しており、X0，y0，
Xhmax、Yhmax、Xhmin、Yhminなる要素を検
出する事により搬送物１０２Ａ及び１０２Ｄを判
定する事ができる。第１７図は搬送物１０２Ｄが
Ｘ軸方向、Ｙ軸方向に対して整列されていない事
例を示しており、SX，SYを監視する事によつ
て、傾きの度合いや、搬送物が１０２Ｄである事
を認識する。 上記したパターンのＸ軸方向への投影、Ｙ軸方
向への投影、即ち、頻度数の加算処理はシングル
な計算機によつても達成可能であるが、この統計
処理を第１図に示した本実施例によつて達成する
仕方を以下述べる。 まず、Ｃ―MPU内でのデータ処理について説
明する。各Ｃ―MPU内では対応するRAM９内の
ブロツク内データを読み出して次の統計処理を行
なう。即ち、ｋライン目の度数集計値yh(k)を求
める。これは次の様な式となる。 となる。但し、ｊは各ラインの画素番号、yk(j)
はｋライン目のｊ画素番目の画素情報（２値情
報）である。各ブロツクごとにラインは64個ある
由、各ブロツク個有の64ブロツクについて(4)式の
計算を行なう。この結果、各ブロツク如に64個の
度数集計値が得られ、この値はRAM１４内の対
応するブロツク内に格納される。更に、各ブロツ
クについてｊ列目の度数集計値Xhi(j)を求める。
これは、 となる。但し、Xj(k)はｊ列ｋ番目の画素情報、
k1はそのブロツクのスタートライン番号k2は最終
ライン番号である。(5)式によつて得られるデータ
個数は1024個であり、このデータもRAM１４の
対応ブロツクに格納される。 次にGC―CPU７内でのデータ処理について説
明する。GC―CPU７内でのデータ処理による統
系処理は、(4)式、(5)式で求めた列について全画面
分の度数集計を行なう事になる。列方向の度数集
計値をXh(j)とすると、 となる。ここで、
へと階層関係を有する複合計算機装置に関する。 従来から、大容量のデータ処理、例えばカメラ
センサから入力される画像データの処理は、アレ
イプロセツサや密結合されたマルチプロセツサ等
によつて行つている。しかるに、上記アレイプロ
セツサやマルチプロセツサを有するいずれの計算
機システムに於いても、特定の演算を高速に行な
う為の専用機としての性格を有し、システム要求
に合わせたプロセツサ（CPU）の数の増減をす
る事が出来ず、システムとしての柔軟性に欠ける
欠点があつた。又、速度の点ではプロセツサ単独
処理能力の５〜10倍程度であり、これ以上の高速
化を達成する事ができなかつた。 本発明の目的は、上記の欠点を解消し、システ
ムとしての柔軟性に富んだ複合計算機装置を提供
するにある。 本発明は、上位の計算機から中位、下位の計算
機と階層関係（１：Ｎ：１）に複合計算機装置を
構成し、且つ、ランダムアクセスメモリを介在さ
せる構成とし、この複合計算機装置全体は大型計
算機の下位に位置づけるべく、外部システムとの
データ転送路を持たせ、又、Ｎ＋２個のプロセツ
サの処理手順は各プロセツサのメモリ上に記憶さ
れており、この処理手順は上位計算機から書き換
えできる構成とする事により、上記目的を達成す
る。 以下本発明の一実施例を図面に従つて説明す
る。 第１図は本発明の複合計算機装置の一実施例を
示すブロツク図である。この例では、プロセツサ
として１個のペアレントCPU又はMPU（以下Ｐ
―CPUと称す）、Ｎ個のチヤイルドMPU（以下Ｃ
―MPUと称する）、１個のグランドチヤイルド
CPU又はMPU（以下GC―CPUと称する）を備え
た複数のプロセツサから構成されている。尚、
MPUはマイクロプロセツサの事である。 Ｐ―CPU１はホストコンピユータ２とコンピ
ユータリンケージ制御装置３，４を介して結合さ
れると共に、コンピユータリンケージ制御装置
５，６を介してＧ―CPU７と結合されている。
プラント８からのデータはホストコンピユータ２
を介してＰ―CPU１に取り込まれる。或いは、
第２図に示す例の如く、プラント８からのデータ
は直接Ｐ―CPU１に取り込まれる。この様にし
て取り込まれたプラント８からのデータはＰ―
CPU１を介してRAMメモリ９のＡ１〜Anに分割
して記録される。ところで、プラント８は生産設
備であり、生産設備に配設されたテレビカメラに
より物の流れやロボツト制御等の基礎的なデータ
を得ている。この様なテレビカメラ（一般的には
センスカメラ）からの撮像データは、上記プラン
ト８からホストコンピユータ２又はＰ―CPU１
に転送される様に図示の如く構成してあり、転送
されたデータは各種の制御及び監視に供すべく処
理される。 この処理は、（ホストコンピユータ２）、Ｐ―
CPU１，Ｃ―MPU１０〜１３，GC―CPU７を経
て実示される。RAMメモリ９はＰ―CPU１とＣ
―MPU１０〜１３との間に介在するランダムア
クセスメモリであり、複数のブロツクＡ１，Ａ
２、…Anに分割されている。なお、Ｃ―MPUは
ｎ個あり、第１番目のＣ―MPUに１０、第２番
目のＣ―MPUに１１、…第ｎ番目のＣ―MPUに
１３の番号を割り当てており、単にＣ―MPUと
称した場合はｎ個全体を指すものとする。 RAMメモリ９のブロツクの数はＣ―MPUの数
と同一であり、互いに１対１の対応関係を有して
いる。ram１４は、Ｃ―MPU１０〜１３とGC―
CPU７との間に介在するランダムアクセスメモ
リであり、複数のブロツクa1，a2，…ａoより成
る。各ブロツクは個々のＣ―MPU（ｎ個ある）
に１対１の対応を成している。 ｎ個のレジスタＲ１，Ｒ２，Ｒ３、…Rnから
なるレジスタ群１５は、RAM９の各ブロツクＡ
１，Ａ２，Ａ３、…、An及びＣ―MPU１０，１
１，１２…１３に対応して設置されている。ｎ個
のレジスタr1，r2，r3…ｒoからなるレジスタ群１
６は、ｎ個のＣ―MPU１０，１１，１２…１３
及びRAM１４のｎ個のブロツクＡ１，Ａ２、
…、Anに対応して接置されている。レジスタ群
１５の各レジスタRi（但し、ｉ＝１，２，…
ｎ）は対応するRAM９のブロツクAiに対応する
データが格納終了した時に“１”がセツトされ
る。レジスタRiが“１”の時にはRAM９の対応
ブロツクAiのアクセスは、Ｃ―MPUのｉ番目の
Ｃ―MPUによつてなされ、レジスタRiが“０”
の時には、RAM９の対応ブロツクAiのアクセス
はＰ―CPU１によつてなされる。即ち、Ri＝１
の時は、RAM９のAiはＣ―MPUのｉ番目のＣ―
MPUの管理下に入り、Ri＝０の時はRAM９のAi
はＰ―CPU１の管理下に入る。 以上のレジスタ群１５に関する事項はレジスタ
群１６についても同様に成り立つ。即ち、レジス
タ群１６のｒi＝１の時にはRAM１４のAiはGC
―CPU７の管理下に入り、ｒi＝０の時にはRAM
１４のAiはＣ―MPUのｉ番目のＣ―MPUの管理
下に入る。レジスタ群１５のセツトはレジスタコ
ントローラ１７によつて成され、レジスタ群１６
のセツトはＣ―MPUによつて成される。尚、レ
ジスタコントローラ１７はＰ―CPU１によつて
制御される。又、レジスタ群１５，１６はＰ―
CPU１によつてイニシヤルセツトされる構成を
採つている。更に、Ｐ―CPU１とＣ―MPUとに
よるRAM９へのアクセスは、マルチアクセスコ
ントロール方式によつて行なつている。同様に、
Ｃ―MPUとGC―CPU７とによるRAM１４への
アクセスは、マルチアクセスコントロール方式に
よつて行なつている。 Ｐ―CPU１に於ける処理手順は、Ｐ―CPU内
のメモリにプログラムとして記憶されている。こ
のプログラムはホストコンピユータ２からコンピ
ユータリンケージ制御装置３，４を経由して書き
込みが出きる様になつている。GC―CPU７につ
いても同様で、ホストコンピユータ２からコンピ
ユータリンケージ制御装置５，６を経由してこの
GC―CPU７の処理手順プログラムを書き換え可
能としてある。Ｃ―MPU内のプログラムの書き
換えは、次の様な方法により書き換える事が出き
る。即ち、書き換えるべきプログラムはホストコ
ンピユータ２からＰ―CPU１を経由してRAM９
上に一時的に格納し、その後、Ｃ―MPUは自ら
その内容を取り込んで自分自身のプログラムの書
き換えを実行する様に設定されている。この様に
して、Ｎ＋２個（Ｐ―CPU１、ｎ個のＣ―MPU
及びGC―CPU７）のプロセツサーの処理手順
は、ホストコンピユータ２から自在に書き換える
事が出来る様になつている。 尚、第１図に於ける複合計算機装置には、上記
部品の他に、ホストコンピユータ１に印字装置１
８、CRT１９、記憶装置２０が接続されてい
る。又、Ｃ―MPUとGC―CPU７はロジツク回路
２１を介してＰ―CPU１に接続されている。更
に、符号２２，２３はリセツト信号線を示し、符
号２４，２５は外部レジスタセツト信号線を示
し、符号２６は異常報告信号線を示している。
又、符号２７はホストコンピユータ２とＰ―
CPU１間インターフエースを示し、符号２８は
ホストコンピユータ２とGC―CPU７間インター
フエースを示している。 次に本実施例の動作について説明する。プラン
ト８からの画像データはホストコンピユータ２に
取り込まれる。取り込まれたデータはＰ―CPU
１に転送路（コンピユータリンケージ制御装置
３，４経由）から転送される。Ｐ―CPU１は、
この取り込んだデータをRAM９の対応するブロ
ツクＡ１〜Anに順次格納する。場合によつて
は、第２図に示す様にプラント８から直接Ｐ―
CPU１にデータを転送する方式も採られる。第
３図は前記プラント８からホストコンピユータ２
又はＰ―CPU１へのデータ転送手順のタイムチ
ヤート例を示したものである。プラント８側では
データの確立に伴つてホストコンピユータ２又は
Ｐ―CPU１へ入力要求IRQが発生する。第３図の
事例では、データ確立よりt0遅れてIRQが発生し
ている。このIRQ発生時に、ホストコンピユータ
２又はＰ―CPU１は、受信プログラムを作動さ
せデータを受信し、受信が完了すると受信完了の
信号RVを発生させる。ホストコンピユータ２へ
のデータの取り込みの場合には、直ちにコンピユ
ータリンケージ制御装置５，６経由でＰ―CPU
１にデータが送信される。Ｐ―CPU１ではデー
タ受信後、あらかじめ定つたRAM９の対応ブロ
ツクに順次そのデータを格納する。 次に、プラント８から送られる画像データの構
造とRAM９の各ブロツクとの対応関係を第４図
及び第５図により説明する。 第４図は画像データの構成例を示したものであ
り、縦及び横は1024ビツトよりなり、各ビツトは
画素Ｐを形成し、各画素は“１”又は“０”のを
取り得る様になつている。この画素データはライ
ン毎にスキヤンされ、１ライン毎に左から右へス
キヤンされてＰ―CPU１に取り込まれる（この
取り込まれ方はダイレクト又はホストコンピユー
タ２経由による）。前記スキヤンは、第１ライン
の取り込みが完了すると第２ライン、第２ライン
の次に第３ラインという様に最終ラインが取り込
み終了するまで続けられる。ここでは、16台のＣ
―MPUで分散処理される場合について説明す
る。RAM９の各ブロツクは同一容量よりなり、
1024ラインは均等に16分割され、従つて各ブロツ
クは60ラインよりなる。即ち、第１ラインから第
64ラインの画素データがRAM９のブロツクＡ１
に格納され、次に第65ラインから第128ラインの
画素データがブロツクＡ２に格納される。以下同
様にして、最終ブロツクＡ１６には第961ライン
から第1024ラインの画素データが格納される。以
上の経過より、一画面分の全画像データがRAM
９の各ブロツクに格納される。第５図はこの様な
16ブロツク化した時のRAM９へのデータ格納の
様子を示している。 レジスタ１５はRAM９のデータの専有状態を
表示するものであり、レジスタコントローラ１７
によつてセツトされる。レジスタコントローラ１
７はＰ―CPU１からのRAM９へのアクセスアド
レスを取り込み、このアドレスが60ライン分を示
す如に、順次レジスタ１５の各要素Riに“１”
をセツトさせる機能を果たす。即ち、第１ライン
からデータ書き込みが開始され、第64ライン終了
に相当するアドレスが検出された時には、レジス
タコントローラ１７は要素Ｒ１に“１”をセツト
する。要素Ｒ１に“１”がセツトされるとＣ―
MPU１０がRAM９のブロツクＡ１を管理下に置
く事が出来、このブロツクＡ１内のデータの処理
をＣ―MPU１０が独自に行ない得る。次に65ラ
インから128ラインまでのデータの書き込みがブ
ロツクＡ２に行なわれ、128ラインが終了すると
レジスタコントローラ１７がレジスタ群１５の要
素Ｒ２に“１”をセツトする。この状態下では、
ブロツクＡ２はＣ―MPU１１の管理下に置か
れ、Ｃ―NPU１１はブロツクＡ２内のデータを
独自に処理する事が出来る。以下、剰次第16番目
のブロツクAnまで同様の処理が行なわれ要素Rn
に“１”がセツトされ、Ｃ―MPU１３の管理下
でブロツクAn内のデータ処理が行なわれる。 RAM９はＰ―CPU１とＣ―MPUとの双方から
アクセス可能となつており、その切り換え制御の
実施例は第６図に示す如くである。第６図はブロ
ツクＡ１へのアクセス（管理）の切り換え事例を
示している。Ｐ―CPU１とＣ―MPU１０とはマ
ルチアクセスコントローラ６０を介してブロツク
Ａ１にインターフエースしている。このマルチア
クセスコントローラ６０はブロツクＡ１内にデー
タ格納中は、Ｐ―CPU１とブロツクＡ１とをイ
ンターフエースさせる。データ格納後はＣ―
MPU１０とブロツクＡ１とをインターフエース
させる。図に於いて、データは処理対象のデータ
であり、制御信号はアドレス及びそのタグ信号を
含む。動作としてはＰ―CPU１からブロツクＡ
１へのデータ書き込み、並びに書き込み完了後ブ
ロツクＡ１からＣ―MPU１０へのデータの読み
出し転送という過程を経る。以上の説明はブロツ
クＡ１についてインターフエースについてである
が、他のブロツクＡ２，Ａ３、…、等について
も、Ｐ―CPU１とＣ―MPUとの間で同様な関係
がある。更に、ram１４の各ブロツクa1，a2，
a3、…、についても各Ｃ―MPUとGC―CPU７と
の間で同様なマルチアクセスコントローラが介在
して同様な役割りを果たしている。 Ｐ―CPU１はホストコンピユータ２からのコ
ンピユータリンケージ制御装置３，４経由の転送
路により、イニシヤルの起動を受けイニシヤル処
理を行う。第７図はこのイニシヤル処理のフロー
チヤートを示したものである。イニシヤル起動に
より、RAM９への書き込み番地（アドレス）を
初期化し、ついで外部レジスタ群１５（Ｒ１〜
Rn）とレジスタ群１６（r1〜ｒo）をリセツトす
る。更に、Ｃ―MPU１０〜１３をリセツトし、
ノーオペ状態（NOOP）に入り待機する。 第８図はプラント８からダイレクトにＰ―
CPU１へデータを取り込む場合の処理フローを
示したものである。データの取り込みは入力要求
IRQ受け付けより開始し、取り込みは１バイト単
位で行ない、RAM９の該当ブロツクにデータを
格納して行き、その際アドレスを送信した後割り
込みを解除し、次の入力要求IRQの割り込みを待
つ。尚、第８図で示したフローは、１バイト単位
でデータ転送を行ない、割り込みの解除を行つた
事例であるが、１バイト分以上例えば１ライン分
とか、全画面分とかのデータ転送毎に割り込みを
解除させるシステム構成としてもよい。 以上説明したものは、プラント８からダイレク
トにＰ―CPU１へデータを転送する例であつた
が、プラント１からホストコンピユータ２にデー
タを取り込み、ホストコンピユータ２からＰ―
CPU１に転送される場合もある。この場合は、
上述と類似の処理をホストコンピユータ２とプラ
ント８間で行ない、その後、ホストコンピユータ
２からＰ―CPU１にデータが送出される構成と
なる。Ｐ―CPU２は以上の処理の他に、レジス
タ１５，１６をリセツトさせる機能を持つ。更
に、GC―CPU７及びＣ−MPUをリセツトさせる
機能も有しており、第１図のリセツト信号線２
２，２３によりリセツト信号が送られる。 第９図は各Ｃ―MPUの動作フローを示す図で
ある。各Ｃ―MPUはＰ―CPU１のリセツト指令
によりイニシヤライズされる。即ち、RAM９の
読み出し番地の初期化、書き込みRAM１４の書
き込み番地の初期化を行なう。更に、外部レジス
タRn（但し、ｎ＝１，２、…）をリセツトす
る。以上の経過はイニシヤル処理であり、次にル
ープロジツクに処理が移る。ループロジツクで
は、該当するレジスタRnに“１”がセツトされ
ているか否かをチエツクし、“１”がセツトされ
ていれば、このレジスタRnに該当するRAM９の
ｎ番目のブロツクAnの内容をＣ―MPU（ｎ番
目）が読み出し、所定の処理を行なう。データ処
理後、結果をRAM１４のｎブロツクに書き込
み、このブロツクへの書き込み完了と共にレジス
タ群１６のｎ番目のレジスタ要素ｒoに“１”を
セツトする。次に読み出しRAM９の番地初期化
と書き込みRAM１４の番地初期化を行ない、ル
ープロジツクに戻る。Ｐ―CPU１の処理では各
ブロツク処理を中断する事なく連続して行なう。
又、Ｃ―MPUの処理も、Ｐ―CPU１とは独立
に、レジスタＲ１〜Rnのオン、オフによつて動
作する。従つて、Ｐ―CPU１が順次レジスタ群
１５の各要素をセツトする毎にＣ―MPUは順次
起動される。この為、Ｐ―CPU１及び各Ｃ―
MPUは並列処理を行なう事になる。Ｐ―CPU１
はブロツク１から順次ブロツクｎまでの処理を行
ない、RAM９の各ブロツクにデータを格納する
と共にレジスタ群１５の各要素に“１”をセツト
して行く。レジスタ群１５の各要素に“１”がセ
ツトされる毎に対応するＣ―MPUが起動され、
RAM１４に結果を格納し、レジスタ群１６の対
応する要素に“１”をセツトすると共に、レジス
タ群１５の対応する要素をリセツトする。GC―
CPU７はレジスタ群１６のレジスタ要素Ｒに
“１”がセツトされているか否かの監視のもと
に、RAM１４の内容を読み出し所定の処理を行
なう。第１０図はGC―CPU７に於ける処理フロ
ーを示したものである。まず、処理に先だつて
GC―CPU７はＰ―CPU１によつてリセツトされ
初期化される。次に、外部レジスタ１６のレジス
タ要素をr1，r2、…、ｒoについて順次“１”が
セツトされているか否かのチエツクを行ない、
“１”がセツトされている時にはそのレジスタ要
素に該当するramのブロツクの内容を読み出しデ
ータ処理を行なう。データ処理が終了するとその
時のレジスタ要素を外部レジスタリセツト信号線
２５を通してリセツト信号を送りリセツトする。 以上の動作により、GC―CPU７はRAM１４に
格納されたデータ及び格納されてくるデータを画
像単位に処理する。この処理結果はホストコンピ
ユータ２とＣ―MPU間インターフエースの転送
路を経由してホストコンピユータ２に転送され
る。この転送された処理結果はホストコンピユー
タ２により印字装置１８、CRT１８、記憶装置
２０に送出され記録等が行なわれる。更にプラン
ト８にも送られ処理結果に応じた制御或いは操作
が成される。 プラント８からのデータ送出からGC―CPU７
内での処理に至るタイムチヤートは第１１図に示
した様になる。このタイムチヤート全体の動きは
第１図から第１０図までの図面に従つた説明で明
らかであるが、簡単に繰り返して説明する。ま
ず、プラント８からのデータをＰ―CPU１（ホ
ストコンピユータ２経由の場合も同様）が受け取
り、RAM９のブロツクＡ１，Ａ２、…、に順次
格納して行く。各ブロツクの全領域にデータ格納
が完了する都度に、レジスタ群１５の対応要素Ｒ
に“１”をセツトする。Ｃ―MPUはレジスタ要
素Ｒに“１”が立つている事を確認して、その対
応RAM９のブロツクの内容を読み出し所定の処
理を行ない、ram１４の対応するブロツクにその
処理結果を格納する。このＣ―MPUでの処理は
全MPUに互つて行なわれ、ram１４のブロツク
にデータ格納を完了毎にレジスタ群１６の対応レ
ジスタｒに“１”をセツトする。又、対応する外
部レジスタ群１５のレジスタＲをリセツトする。
GC―CPU７はレジスタ群１６のレジスタ要素に
“１”が立つている事を条件として、ram１４の
内容を読み出し処理を行なう。第１１図ではブロ
ツクＡ１を中心として述べてあるが、ブロツクＡ
２、…以下についても同じであり、全体として前
述の如き動作となる。 次に本実施例の処理時間について説明する。第
１２図は本実施例の処理時間の系統図である。図
中、ｔxはＰ―CPU１の１画面分の処理時間、ｔy
は最終段のＣ―MPU（ｎ）１３の処理時間、ｔz
は最終段のＣ―MPU（ｎ）１３により駆動され
たGC―CPU７の処理時間である。従つて、１画
面分の総処理時間Ｔは、 Ｔ＝ｔx＋ｔy＋ｔz ……(1) となる。一方、シングルな計算機によつて同様な
処理を行なつた場合の処理時間T0は、 T0＝ｔx＋nty＋ntz ……(2) となる。但し、ｎはブロツク個数に相当する。両
者を比較すると本実施例では個数ｎに相当するｔ
y，ｔzに関する時間が短縮される。特に（ｔy＋
ｔz）≫ｔxの時には、 Ｔ＝１／ｎT0 ……(3) となり、1/nに処理時間が短縮される。尚、（ｔy
＋ｔz）≫ｔxの条件は、一般に、ｔy≫ｔx＞ｔzの
関係がある由に、導き出せる条件である。 次にＰ―CPU１，Ｃ―MPU１０及びGC―CPU
７の処理手順の変更方法について述べる。前述の
如く、Ｐ―CPU１、Ｃ―MPU及びGC―CPU７か
ら構成される複合計算機は、処理速度の高速化に
対して理論的には無限の可能性を有している。本
実施例では構成要素である各プロセツサの処理手
順を外部から容易に書き換えできる様にしてあ
る。ホストコンピユータ２に接続されている記憶
装置２０には、各プロセツサの処理手順を示すマ
イクロコードがあらかじめ記録されており、必要
に応じてこれらのマイクロコードのメニユーの１
つを複合計算機のプロセツサの主目盛りに転記す
る。Ｐ―CPU１の主目盛りへの転記はホストコ
ンピユータとＰ―CPU間インターフエース２７
の転送路を使用し容易に行なう事ができる。又
GC―CPU７に対してはホストコンピユータとGC
―CPU間インターフエース２８の転送路を使用
して容易に行なう事ができる。Ｃ―MPUの主目
盛へのマイクロコードの転記は、Ｐ―CPU１及
びRAM９を介して以下の様にして行なう。 まずホストコンピユータ２によりホストコンピ
ユータとＰ―CPU間インターフエース２７の転
送路を経由してＰ―CPU１にマイクロコードを
転送する。Ｐ―CPU１は転送されて来た内容を
そのままRAM９の対応するブロツクAiに転記す
る。例えば、Ｃ―MPU９に間するマイクロコー
ドであれば、RAM９のＡ１に書き込む。RAM９
の各ブロツクには、処理モードを示す１バイトの
情報を格納するエリヤを設けておく。このエリヤ
は決して他の目的に使用しないメモリとして確保
しておくものとする。RAM９のブロツクにプロ
グラムが転記されている場合は、この処理モード
を“１”とする。その他の時は“０”とする。こ
のようにRAM９にマイクロコードと処理モード
をセツトして該当するＣ―MPUをイニシヤル起
動すると、モードが“１”の場合にはまずRAM
９より自分自身のマイクロコードを呼び出し指定
された番地に格納を行ない、処理モードをリセツ
トしその後イニシヤル処理を実行する。この様に
Ｐ―CPU１，Ｃ―MPU，GC―CPU７の処理手順
はホストコンピユーター２から随時書き換え出来
る為、非常に広範な利用が可能となる。 次に本実施例の複合計算機装置の処理中、異常
発生が起きた時の処理方法について記述する。各
Ｃ―MPU及びGC―CPU７は、処理中にエラーが
発生した時異常報告信号線２６を通して異常信号
をオンする様仕組んである。この信号は各プロセ
ツサーから別々に出力されるが、ロジツク回路２
１によりORされて、いずれかのプロセツサが異
常の時、Ｐ―CPU１に異常報告する様になつて
いる。Ｐ―CPU１は自分自身の異常を含む全プ
ロセツサの異常を監視し、異常発生時、ホストコ
ンピユータ２にホストコンピユータとＰ―CPU
間インターフエース２７の転送路を経由して異常
報告する様に仕組んである。この様な構成である
為、本実施例の複合計算機装置はホストコンピユ
ータ２の１つの端末として動作する事を可能とし
ている。 次にプラント８の事例を生産設備のプラントと
し、且つ、コンベアライン上での搬送物の自動種
分けに適用した事例を第１３図に従つて説明す
る。第１３図は直角方向に互いにクロスしたコン
ベアライン１０１を持ち、搬送物１０２を該ライ
ン上に載せ、クロス点でのテーブル１０３上で３
方向のコンベアライン１０１Ａ，１０１Ｂ，１０
１Ｃのどれに前記搬送物１０２を搬送させるかの
仕分けを自動的に行なつている。この自動仕分け
は直接的にはコンベア分岐装置１０４によつて行
なう。即ち、どちらの方向に仕分けるかの指令５
１をホストコンピユータ２から受けたコンベア分
岐装置１０４は、アーム１０５を作動させて、テ
ーブル１０３上の搬送物１０２を、仕分け指令方
向のコンベアライン上に載せ、これによつて仕分
けが完了する。 指令５１は第１図に示したGC―CPU７の計算
結果を基にホストコンピユータ２から信号として
出力されるものである。この指令の基礎となるデ
ータがカメラセンサ１０６によつて撮像されたテ
ーブル１０１上の状態である。カメラセンサ１０
６はテーブル１０３上を撮像し、その撮像データ
をカメラインターフエース１０７を介してＰ―
CPU１に送る（ホストコンピユータ２を介する
場合もある）。カメラインターフエース１０７
は、Ｐ―CPU１への入力要求の割り込みIRQ及び
データの送出順位を整備し、Ｐ―CPU１に送出
する機能を持つ。尚、Ｐ―CPU１がデータを受
信した以降の動きは前述した第１図の実施例の通
りである。第１図のＰ―CPU１からGC―CPU７
に至る経路の中での処理は搬送物１０２のパター
ン認識の処理となる。第１４図はこのパターン認
識の代表的な事例を示したものである。入力コン
ベアライン１０１上には種々の搬送物１０２が載
る。図では３種の搬送物１０２Ａ，１０２Ｂ，１
０２Ｃが載つている。これらの搬送物は１度テー
ブル１０３上に載せられ、カメラセンサ１０６に
よつてテーブルの真上から撮映される。一方、事
前にどの搬送物がどの出ラインに仕分けられるか
計算機側は分かつており、パターン認識結果に応
じて仕分け先が決定される事になる。図では、搬
送物１０２Ａはライン１０４Ａに、１０２Ｂはラ
イン１０４Ｂに、搬送物１０２Ｃはライン１０４
Ｃに搬送される様になつている。 次に、搬送物１０２のパターン認識について説
明する。第１５図及び第１６図は搬送物１０２Ａ
及び１０２Ｄの事例を示しており、X0，y0，
Xhmax、Yhmax、Xhmin、Yhminなる要素を検
出する事により搬送物１０２Ａ及び１０２Ｄを判
定する事ができる。第１７図は搬送物１０２Ｄが
Ｘ軸方向、Ｙ軸方向に対して整列されていない事
例を示しており、SX，SYを監視する事によつ
て、傾きの度合いや、搬送物が１０２Ｄである事
を認識する。 上記したパターンのＸ軸方向への投影、Ｙ軸方
向への投影、即ち、頻度数の加算処理はシングル
な計算機によつても達成可能であるが、この統計
処理を第１図に示した本実施例によつて達成する
仕方を以下述べる。 まず、Ｃ―MPU内でのデータ処理について説
明する。各Ｃ―MPU内では対応するRAM９内の
ブロツク内データを読み出して次の統計処理を行
なう。即ち、ｋライン目の度数集計値yh(k)を求
める。これは次の様な式となる。 となる。但し、ｊは各ラインの画素番号、yk(j)
はｋライン目のｊ画素番目の画素情報（２値情
報）である。各ブロツクごとにラインは64個ある
由、各ブロツク個有の64ブロツクについて(4)式の
計算を行なう。この結果、各ブロツク如に64個の
度数集計値が得られ、この値はRAM１４内の対
応するブロツク内に格納される。更に、各ブロツ
クについてｊ列目の度数集計値Xhi(j)を求める。
これは、 となる。但し、Xj(k)はｊ列ｋ番目の画素情報、
k1はそのブロツクのスタートライン番号k2は最終
ライン番号である。(5)式によつて得られるデータ
個数は1024個であり、このデータもRAM１４の
対応ブロツクに格納される。 次にGC―CPU７内でのデータ処理について説
明する。GC―CPU７内でのデータ処理による統
系処理は、(4)式、(5)式で求めた列について全画面
分の度数集計を行なう事になる。列方向の度数集
計値をXh(j)とすると、 となる。ここで、
【式】はｉ番目以前の
ブロツクの集計値を示す。ライン方向の集計はＣ
―MPUによる集計によつて完了している由、新
たな演算処理は不用である。かくして得られたラ
イン方向及び列方向のデータから特徴を抽出する
作業及び比較する作業もGC―CPU７が行なう。
特徴を抽出及び比較のアルゴリズムは対象とする
パターンによつて変化するものである事は云うま
でもない。本実施例の複合計算装置ではあらかじ
め各プロセツサの作業手順について幾種類かをマ
イクロコード化し、ホストコンピユータ２の記憶
装置２０に記録しておき、必要に応じて、プロセ
ツサのマイクロコード書き換えて最適のロジツク
を使用できる様に仕組んである。又、処理中の異
常発生時には、異常報告をホストコンピユータ２
に出力できる様にしてある。 以上の説明は生産設備の事例について行なつた
が、その他一般の画像データの処理についても同
様に処理する事が出来る。又、Ｐ―CPU１やＣ
―MPUやGC―CPU７は、一般的に計算機と見て
良く、従つて主メモリ等は図面上は省略したもの
と見てよい。尚、システムとして増設する場合に
はブロツク単位のメモリの追加、Ｃ―MPUの追
加及びＰ―CPU１，GC―CPU７のソフト上の機
能の追加によつて簡単に行なう事ができる。シス
テムとしての規模の縮少も同様に対応するプロセ
ツサやメモリの縮少を図る事により実現できる。 本実施例によれば、Ｐ―CPU１，Ｃ―MPU，
GC―CPU７を１対Ｎ対１の階層構成とし、これ
らをホストコンピユータ２の下位コンピユータと
して動作させている為、第１２図で示す様に総処
理時間を著しく短縮し得る効果があり、シングル
計算機のＮ倍の処理速度を得る事も出来る。又、
前記Ｐ―CPU１，Ｃ―MPU，GC―CPU７の各計
算機の処理手順をホストコンピユータ２によりオ
ンラインで書き換える事が可能な為、システムの
要求に合わせたプロセツサの数の増減を容易に行
なう事が出き、システムの柔軟性を著しく向上さ
せる効果があり、又システムを多目的に使用する
事が出来る。Ｃ―MPUとGC―CPU７とは処理中
エラーを発生した時に異常信号をロジツク回路２
１を介してＰ―CPU１に出力する様にし、この
Ｐ―CPU１は自分自身の異常を含めてＣ―MPU
とGC―CPU７との異常をホストコンピユータ２
にコンピユータリンケージ制御装置３，４を介し
て報告する様にした為、Ｐ―CPU１、Ｃ―MPU
及びGC―CPU７を含む計算機装置をホストコン
ピユータ２の端末として動作し得る効果がある。 本発明によれば、階層を構成している各プロセ
ツサの処理手順を上位のホストコンピユータによ
り書き換え出来る構成にした事により、システム
としての柔軟性に富んだ複合計算機装置を提供す
る事ができる。
―MPUによる集計によつて完了している由、新
たな演算処理は不用である。かくして得られたラ
イン方向及び列方向のデータから特徴を抽出する
作業及び比較する作業もGC―CPU７が行なう。
特徴を抽出及び比較のアルゴリズムは対象とする
パターンによつて変化するものである事は云うま
でもない。本実施例の複合計算装置ではあらかじ
め各プロセツサの作業手順について幾種類かをマ
イクロコード化し、ホストコンピユータ２の記憶
装置２０に記録しておき、必要に応じて、プロセ
ツサのマイクロコード書き換えて最適のロジツク
を使用できる様に仕組んである。又、処理中の異
常発生時には、異常報告をホストコンピユータ２
に出力できる様にしてある。 以上の説明は生産設備の事例について行なつた
が、その他一般の画像データの処理についても同
様に処理する事が出来る。又、Ｐ―CPU１やＣ
―MPUやGC―CPU７は、一般的に計算機と見て
良く、従つて主メモリ等は図面上は省略したもの
と見てよい。尚、システムとして増設する場合に
はブロツク単位のメモリの追加、Ｃ―MPUの追
加及びＰ―CPU１，GC―CPU７のソフト上の機
能の追加によつて簡単に行なう事ができる。シス
テムとしての規模の縮少も同様に対応するプロセ
ツサやメモリの縮少を図る事により実現できる。 本実施例によれば、Ｐ―CPU１，Ｃ―MPU，
GC―CPU７を１対Ｎ対１の階層構成とし、これ
らをホストコンピユータ２の下位コンピユータと
して動作させている為、第１２図で示す様に総処
理時間を著しく短縮し得る効果があり、シングル
計算機のＮ倍の処理速度を得る事も出来る。又、
前記Ｐ―CPU１，Ｃ―MPU，GC―CPU７の各計
算機の処理手順をホストコンピユータ２によりオ
ンラインで書き換える事が可能な為、システムの
要求に合わせたプロセツサの数の増減を容易に行
なう事が出き、システムの柔軟性を著しく向上さ
せる効果があり、又システムを多目的に使用する
事が出来る。Ｃ―MPUとGC―CPU７とは処理中
エラーを発生した時に異常信号をロジツク回路２
１を介してＰ―CPU１に出力する様にし、この
Ｐ―CPU１は自分自身の異常を含めてＣ―MPU
とGC―CPU７との異常をホストコンピユータ２
にコンピユータリンケージ制御装置３，４を介し
て報告する様にした為、Ｐ―CPU１、Ｃ―MPU
及びGC―CPU７を含む計算機装置をホストコン
ピユータ２の端末として動作し得る効果がある。 本発明によれば、階層を構成している各プロセ
ツサの処理手順を上位のホストコンピユータによ
り書き換え出来る構成にした事により、システム
としての柔軟性に富んだ複合計算機装置を提供す
る事ができる。
第１図は本発明の複合計算機装置の一実施例を
示したブロツク図、第２図はプラントとＰ―
CPUを直結した場合の例を示す説明図、第３図
は第１図のプラントからホストコンピユータ又は
Ｐ―CPUへのデータ転送手順例を示したタイム
チヤート図、第４図は第１図に示したプラントか
ら送られてくる画像データの構成例を示した説明
図、第５図は第４図の画像データとメモリとの関
係を示す説明図、第６図は第１図で示したRAM
に対するマルチアクセス方法例を示した説明図、
第７図は第１図に示したＰ―CPUのイニシヤル
処理のフローチヤート図、第８図は第１図のＰ―
CPUがプラントからダイレクトにデータを取り
込む場合の処理フローチヤート図、第９図は第１
図のＣ―MPUのフローチヤート図、第１０図は
第１図のGC―CPUのフローチヤート図、第１１
図は第１図のプラントからのデータのGC―CPU
内での処理に至るタイムチヤート図、第１２図は
第１図で示した実施例の処理時間の系統線図、第
１３図は生産設備プラントの一例を示す説明図、
第１４図は搬送物のパターン認識の代表的な事例
を示す説明図、第１５図は搬送物１０２Ａのパタ
ーン認識を示す説明図、第１６図は整列した搬送
物１０２Ｄのパターン認識を示す説明図、第１７
図は整列していない搬送物１０２Ｄパターン認識
を示す説明図である。 １…Ｐ―CPU、２…ホストコンピユータ、
３，４，５，６…コンピユータリンケージ制御装
置、７…GC―CPU、９…RAM、１０，１１，１
３…Ｃ―MPU、１４…ram、１５，１６…レジ
スタ、２０…記憶装置、２１…ロジツク回路。
示したブロツク図、第２図はプラントとＰ―
CPUを直結した場合の例を示す説明図、第３図
は第１図のプラントからホストコンピユータ又は
Ｐ―CPUへのデータ転送手順例を示したタイム
チヤート図、第４図は第１図に示したプラントか
ら送られてくる画像データの構成例を示した説明
図、第５図は第４図の画像データとメモリとの関
係を示す説明図、第６図は第１図で示したRAM
に対するマルチアクセス方法例を示した説明図、
第７図は第１図に示したＰ―CPUのイニシヤル
処理のフローチヤート図、第８図は第１図のＰ―
CPUがプラントからダイレクトにデータを取り
込む場合の処理フローチヤート図、第９図は第１
図のＣ―MPUのフローチヤート図、第１０図は
第１図のGC―CPUのフローチヤート図、第１１
図は第１図のプラントからのデータのGC―CPU
内での処理に至るタイムチヤート図、第１２図は
第１図で示した実施例の処理時間の系統線図、第
１３図は生産設備プラントの一例を示す説明図、
第１４図は搬送物のパターン認識の代表的な事例
を示す説明図、第１５図は搬送物１０２Ａのパタ
ーン認識を示す説明図、第１６図は整列した搬送
物１０２Ｄのパターン認識を示す説明図、第１７
図は整列していない搬送物１０２Ｄパターン認識
を示す説明図である。 １…Ｐ―CPU、２…ホストコンピユータ、
３，４，５，６…コンピユータリンケージ制御装
置、７…GC―CPU、９…RAM、１０，１１，１
３…Ｃ―MPU、１４…ram、１５，１６…レジ
スタ、２０…記憶装置、２１…ロジツク回路。
Claims (1)
- 【特許請求の範囲】 １ １個の上位プロセツサをＮ個の記憶ブロツク
を有する第１のランダムアクセスメモリを介して
Ｎ個の中位プロセツサに結合し、１個の下位プロ
セツサをＮ個の記憶ブロツクを有する第２のラン
ダムアクセスメモリを介して前記Ｎ個の中位プロ
セツサに結合して成り、前記上位プロセツサと前
記Ｎ個の中位プロセツサとに結合されて前記第１
のランダムアクセスメモリの各ブロツクを上位プ
ロセツサを各中位プロセツサのどちらの管理下に
おくかを決定する第１のレジスタと、前記下位プ
ロセツサと前記Ｎ個の中位プロセツサとに結合さ
れて前記第２のランダムアクセスメモリの各ブロ
ツクを下位プロセツサと各中位プロセツサのどち
らの管理下におくかを決定する第２のレジスタと
を設けた複合計算機装置において、前記上位プロ
セツサと下位プロセツサとにそれぞれコンピユー
タリンケージ制御装置を介して結合されるホスト
コンピユータと、このホストコンピユータに結合
されて各プロセツサの処理手順を示すマイクロコ
ードを記憶する記憶装置とを設け、前記ホストコ
ンピユータは特定のマイクロコードを、上位プロ
セツサの主メモリ及び下位プロセツサの主メモリ
に各コンピユータリンケージ制御装置を介して転
記すると共に、Ｎ個の中位プロセツサの各主メモ
リに上位プロセツサと第１のランダムアクセスメ
モリとを介して転記することを特徴とする複合計
算機装置。 ２ １個の上位プロセツサをＮ個の記憶ブロツク
を有する第１のランダムアクセスメモリを介して
Ｎ個の中位プロセツサに結合し、１個の下位プロ
セツサをＮ個の記憶ブロツクを有する第２のラン
ダムアクセスメモリを介して前記Ｎ個の中位プロ
セツサに結合して成り、前記上位プロセツサと前
記Ｎ個の中位プロセツサとに結合されて前記第１
のランダムアクセスメモリの各ブロツクを上位プ
ロセツサと各中位プロセツサのどちらの管理下に
おくかを決定する第１のレジスタと、前記下位プ
ロセツサと前記Ｎ個の中位プロセツサとに結合さ
れて前記第２のランダムアクセスメモリの各ブロ
ツクを下位プロセツサと各中位プロセツサのどち
らの管理下におくかを決定する第２のレジスタと
を設けた複合計算機装置において、前記上位プロ
セツサと下位プロセツサとにそれぞれコンピユー
タリンケージ制御装置を介して結合されるホスト
コンピユータを設け、Ｎ個の中位プロセツサの
各々と下位プロセツサとは処理中エラーを発生し
た時に異常信号を発生するようにし、この異常信
号を入力するロジツク回路を設け、このロジツク
回路は入力された異常信号をオアして前記上位プ
ロセツサへ前記信号を出力するようにし、この上
位プロセツサは自分自身の異常を含めてＮ個の中
位プロセツサ及び下位プロセツサの異常を前記コ
ンピユータリンケージ制御装置を介して前記ホス
トコンピユータに報告するようにしたことを特徴
とする複合計算機装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001482A JPS59764A (ja) | 1982-06-28 | 1982-06-28 | 複合計算機装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001482A JPS59764A (ja) | 1982-06-28 | 1982-06-28 | 複合計算機装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59764A JPS59764A (ja) | 1984-01-05 |
| JPS6252906B2 true JPS6252906B2 (ja) | 1987-11-07 |
Family
ID=14524930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001482A Granted JPS59764A (ja) | 1982-06-28 | 1982-06-28 | 複合計算機装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59764A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2502495B2 (ja) * | 1984-08-27 | 1996-05-29 | 松下電器産業株式会社 | 画像処理装置 |
| IT1190352B (it) * | 1985-04-05 | 1988-02-16 | Montefluos Spa | Procedimento per la produzione di un materiale composito a base di una matrice polimerica |
| JPS62166471A (ja) * | 1986-01-20 | 1987-07-22 | Mitsubishi Electric Corp | 画像デ−タ並列処理方式 |
-
1982
- 1982-06-28 JP JP11001482A patent/JPS59764A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59764A (ja) | 1984-01-05 |
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