JPS6242548B2 - - Google Patents
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- Publication number
- JPS6242548B2 JPS6242548B2 JP56071113A JP7111381A JPS6242548B2 JP S6242548 B2 JPS6242548 B2 JP S6242548B2 JP 56071113 A JP56071113 A JP 56071113A JP 7111381 A JP7111381 A JP 7111381A JP S6242548 B2 JPS6242548 B2 JP S6242548B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- transmission
- address
- signal
- flag sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 108091005487 SCARB1 Proteins 0.000 description 4
- 102100037118 Scavenger receptor class B member 1 Human genes 0.000 description 4
- 101001055444 Homo sapiens Mediator of RNA polymerase II transcription subunit 20 Proteins 0.000 description 3
- 102100026165 Mediator of RNA polymerase II transcription subunit 20 Human genes 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はHDLC手順による送信方式に関する。
送信に当つて伝送すべき情報信号とその前後に付
随させる送信制御信号とで構成される一と続きの
信号をフレームと云うことにする。HDLC手順で
は一と続きの情報信号の前にフレームの始まりを
示すフラグシーケンス、後に１フレームの終了を
示すフラグシーケンスをつけ、これらのフラグシ
ーケンスと他の送信制御信号と情報信号とで１フ
レームを構成している。この前後のフラグシーケ
ンス信号は全く同じビツトパターンで８ビツト
01111110と規定されている。そこで複数のフレー
ムを引続いて送信する場合、先行のフレームの最
後のフラグと後行フレームの先頭のフラグとが並
ぶことになるが、同一ビツトパターンの信号を２
回繰返して送信することは伝送効率上無駄である
ので、このような場合先行フレームの最後のフラ
グと後行フレームの先頭フラグを共用して伝送効
率の向上を計つてもよいことになつている。
送信に当つて伝送すべき情報信号とその前後に付
随させる送信制御信号とで構成される一と続きの
信号をフレームと云うことにする。HDLC手順で
は一と続きの情報信号の前にフレームの始まりを
示すフラグシーケンス、後に１フレームの終了を
示すフラグシーケンスをつけ、これらのフラグシ
ーケンスと他の送信制御信号と情報信号とで１フ
レームを構成している。この前後のフラグシーケ
ンス信号は全く同じビツトパターンで８ビツト
01111110と規定されている。そこで複数のフレー
ムを引続いて送信する場合、先行のフレームの最
後のフラグと後行フレームの先頭のフラグとが並
ぶことになるが、同一ビツトパターンの信号を２
回繰返して送信することは伝送効率上無駄である
ので、このような場合先行フレームの最後のフラ
グと後行フレームの先頭フラグを共用して伝送効
率の向上を計つてもよいことになつている。
本発明はHDLC手順において相続く２つのフレ
ームの間に位置するフレーム終了フラグとフレー
ム開始フラグとを共用するための一つの方法を提
供しようとするものである。
ームの間に位置するフレーム終了フラグとフレー
ム開始フラグとを共用するための一つの方法を提
供しようとするものである。
まず本発明の目的を図を用いて更に具体的に説
明する。第１図はHDLC手順における１フレーム
のビツト構成を示す。信号は左端が先頭でフラグ
シーケンス８ビツト、アドレスフイールド８ビツ
ト、コントロールフイールド８ビツト、情報フイ
ールド任意数ビツト、フレームチエツクシーケン
ス16ビツト、フラグシーケンス８ビツトよりなつ
ている。情報フイールドは通常８ビツトを単位と
して構成する。フラグシーケンスは前述したよう
に前後とも同じでビツトパターンで01111110の形
が規定されている。伝送すべき情報信号のビツト
パターンの中に偶然符号１が６個続く場合が生ず
るが、そのような場合は送信に際して６個の符号
１の並びの途中に０をはさむことにより受信側で
フラグシーケンスフイールドと混同しないように
してある。送信側では送信要求に従つて第１図に
示すような送信信号のビツトパターンを構成して
発信する。複数のフレームを引続いて送信する場
合第２図に示すように先行フレームFnの終端側
のフラグシーケンスと後行フレームFn＋１の先
頭フラグシーケンスとを共用すると、こゝで送信
時間が８ビツト分節約される。このような前後の
フラグシーケンスの共用そのことはHDLC手順に
おいて規格上許容されている所である。そこで本
発明は単一フレーム送信の場合は第１図に示すよ
うなビツトパターンを構成し、複数フレームを引
続いて送信する場合は第２図に示したようなビツ
トパターンを構成するための一つの方法を提供し
ようとするのである。
明する。第１図はHDLC手順における１フレーム
のビツト構成を示す。信号は左端が先頭でフラグ
シーケンス８ビツト、アドレスフイールド８ビツ
ト、コントロールフイールド８ビツト、情報フイ
ールド任意数ビツト、フレームチエツクシーケン
ス16ビツト、フラグシーケンス８ビツトよりなつ
ている。情報フイールドは通常８ビツトを単位と
して構成する。フラグシーケンスは前述したよう
に前後とも同じでビツトパターンで01111110の形
が規定されている。伝送すべき情報信号のビツト
パターンの中に偶然符号１が６個続く場合が生ず
るが、そのような場合は送信に際して６個の符号
１の並びの途中に０をはさむことにより受信側で
フラグシーケンスフイールドと混同しないように
してある。送信側では送信要求に従つて第１図に
示すような送信信号のビツトパターンを構成して
発信する。複数のフレームを引続いて送信する場
合第２図に示すように先行フレームFnの終端側
のフラグシーケンスと後行フレームFn＋１の先
頭フラグシーケンスとを共用すると、こゝで送信
時間が８ビツト分節約される。このような前後の
フラグシーケンスの共用そのことはHDLC手順に
おいて規格上許容されている所である。そこで本
発明は単一フレーム送信の場合は第１図に示すよ
うなビツトパターンを構成し、複数フレームを引
続いて送信する場合は第２図に示したようなビツ
トパターンを構成するための一つの方法を提供し
ようとするのである。
本発明は上述した目的に従つて送信側において
伝送すべき情報及び送信制御信号を編集して第１
図或は第２図に示すような送信信号のビツトパタ
ーンを構成するためのメモリに送信要求に基いて
フレーム構成をするのに必要な情報（伝送すべき
情報そのものとは別のもの）を収納するブロツク
（以後単にSRBと記す）を設け、このブロツクの
内容に従つて送信フレームのビツトパターンを構
成して行く方法を提供する。以下実施例によつて
本発明を説明する。
伝送すべき情報及び送信制御信号を編集して第１
図或は第２図に示すような送信信号のビツトパタ
ーンを構成するためのメモリに送信要求に基いて
フレーム構成をするのに必要な情報（伝送すべき
情報そのものとは別のもの）を収納するブロツク
（以後単にSRBと記す）を設け、このブロツクの
内容に従つて送信フレームのビツトパターンを構
成して行く方法を提供する。以下実施例によつて
本発明を説明する。
第３図は送信制御装置の構成を示す。１は制御
回路、２は制御回路１の動作を規定するプログラ
ムを収納したROM、３は前述したSRB、伝送す
べき情報、送信制御信号等を編集して送信信号の
ビツトパターン構成を行うための領域（送信バツ
フアと云うことにする）、その他の各種のデータ
を収納する領域を設けたRAM、４は上記RAMか
ら読出した１アドレス分（８ビツト）の送信信号
を直列信号に変換する直並列変換部で５はデータ
バスである。送信信号はRAMの適当アドレスｃ
番地を１フレームの先頭アドレスとし、ｃ番地に
アドレスフイールド、ｃ＋１番地にコントロール
フイールド、ｃ＋２番地以下に送信情報を１バイ
ト（１バイト８ビツト）ずつ入れて行き、その後
更にアドレスを進めてフレームチエツクシーケン
スを８ビツトずつに２バイトに分けて記憶させ
る。送信に当つてはまずフラグシーケンス信号を
発信し、次いでこの記憶をアドレスｃ番地から順
に読出し直／並列変換部４において直列信号に変
換して発信すれば第１図に示したような１フレー
ム分のデータのビツト構成になつて伝送ライン上
に乗つて行く。
回路、２は制御回路１の動作を規定するプログラ
ムを収納したROM、３は前述したSRB、伝送す
べき情報、送信制御信号等を編集して送信信号の
ビツトパターン構成を行うための領域（送信バツ
フアと云うことにする）、その他の各種のデータ
を収納する領域を設けたRAM、４は上記RAMか
ら読出した１アドレス分（８ビツト）の送信信号
を直列信号に変換する直並列変換部で５はデータ
バスである。送信信号はRAMの適当アドレスｃ
番地を１フレームの先頭アドレスとし、ｃ番地に
アドレスフイールド、ｃ＋１番地にコントロール
フイールド、ｃ＋２番地以下に送信情報を１バイ
ト（１バイト８ビツト）ずつ入れて行き、その後
更にアドレスを進めてフレームチエツクシーケン
スを８ビツトずつに２バイトに分けて記憶させ
る。送信に当つてはまずフラグシーケンス信号を
発信し、次いでこの記憶をアドレスｃ番地から順
に読出し直／並列変換部４において直列信号に変
換して発信すれば第１図に示したような１フレー
ム分のデータのビツト構成になつて伝送ライン上
に乗つて行く。
第４図はRAMのSRB領域の１フレームの送信
に対応するエリヤの内部構成を示す。ａ＋０は
SRB領域の先頭アドレスである。先頭アドレスに
は送信要求が複数フレームを引続き送信要求する
ものであるときは、次のフレームの送信要求に対
応するエリヤの先頭アドレスを記入し、ａ＋１番
地にはそのフレームの送信データのための送信バ
ツフアの先頭アドレスを記入し、ａ＋２番地には
送信データ数（何バイトかと云うこと）を記入す
る。２番目のフレームに対するSRBの先頭アドレ
スは上述ａ＋０番地に記入した番地であり内部構
成は上述した所と同じである。送信要求が単一フ
レームであるときはSRBは一個でよくその先頭ア
ドレスａ＋０番地にはストツパーを意味する符号
具体的には８ビツト全部０の符号が記入され、後
続のSRBがないことを表わす。複数フレームの送
信要求の場合も最後のフレームに対応するSRBの
先頭アドレスにはストツパーの符号が記入され
る。
に対応するエリヤの内部構成を示す。ａ＋０は
SRB領域の先頭アドレスである。先頭アドレスに
は送信要求が複数フレームを引続き送信要求する
ものであるときは、次のフレームの送信要求に対
応するエリヤの先頭アドレスを記入し、ａ＋１番
地にはそのフレームの送信データのための送信バ
ツフアの先頭アドレスを記入し、ａ＋２番地には
送信データ数（何バイトかと云うこと）を記入す
る。２番目のフレームに対するSRBの先頭アドレ
スは上述ａ＋０番地に記入した番地であり内部構
成は上述した所と同じである。送信要求が単一フ
レームであるときはSRBは一個でよくその先頭ア
ドレスａ＋０番地にはストツパーを意味する符号
具体的には８ビツト全部０の符号が記入され、後
続のSRBがないことを表わす。複数フレームの送
信要求の場合も最後のフレームに対応するSRBの
先頭アドレスにはストツパーの符号が記入され
る。
第５図はRAM３の要部構成を示す。この図は
送信要求が連続２フレームであつた場合を示す。
SRB１，SRB２は夫々各フレームに対応するSRB
で夫々の先頭アドレスはａ番及びｂ番地である。
ａ番地には２番目のSRBの先頭エリヤの番地ｂが
またSRB２の先頭アドレスｂ番地の所はストツパ
ーの符号が記入される。Ｃ，Ｄは夫々第１，第２
の送信フレームに対する送信バツフアでｃ，ｄは
夫々の先頭アドレスである。各アドレスには記憶
内容が記入してある。
送信要求が連続２フレームであつた場合を示す。
SRB１，SRB２は夫々各フレームに対応するSRB
で夫々の先頭アドレスはａ番及びｂ番地である。
ａ番地には２番目のSRBの先頭エリヤの番地ｂが
またSRB２の先頭アドレスｂ番地の所はストツパ
ーの符号が記入される。Ｃ，Ｄは夫々第１，第２
の送信フレームに対する送信バツフアでｃ，ｄは
夫々の先頭アドレスである。各アドレスには記憶
内容が記入してある。
次に上述実施例における制御回路１の動作を第
６図のフローチヤートを用いて説明する。動作開
始後まずフラグシーケンスを送信する。これは前
述したように８ビツトで01111110の形の信号であ
る。次にSRB１を指定する。RAMにおけるSRB
１のエリヤの先頭アドレスは例えばａ番地と決つ
ているので、アドレスカウンタをａにする。次に
アドレスカウンタに１を加えRAMにおけるａ＋
１のデータ即ち送信バツフアの先頭アドレスを読
出し、送信カウンタ（RAMの一部を利用）をク
リヤし、読出した送信バツフアの先頭アドレス前
例に従えばｃ番地から順にRAMの内容を読出し
直／並列変換部４に向けて出力する。この動作を
１アドレス分ずつ行うたびに送信カウンタの計数
を１ずつ進め、SRB１から送信データ数を読出し
ては送信カウンタの計数と比較し、判定１で両方
の数が一致したら（YES）、フラグシーケンスを
送信し、不一致（NO）の場合動作はＫ点に戻り
送信バツフアの次のアドレスのデータを読出し、
上と同じ動作を繰返す。送信データ数だけ上の動
作が繰返されると判定１はYESとなるから、フ
ラグシーケンスを送信する。送信バツフアにはア
ドレスフイールド、コントロールフイールド、情
報フイールド、フレームチエツクシーケンス（２
フイールド16ビツト）が記憶させてあり、送信デ
ータ数はこれらのデータを８ビツト単位で数えた
ものであるので、以上の動作によつて１フレーム
の送信が完了する。こゝでSRB１の先動アドレス
を調べるとｂ番地となつている。判定２ではSRB
１の先頭アドレスのデータがストツパーか否かを
判別し、今の例ではストツパーでないから判定は
NOで動作はＬ点に戻り、第２フレームに対して
上述と同じ動作がSRB２に関して行われる。動作
がＬ点に戻るのでフレーム始めのフラグシーケン
スが再び送信されることなく、第２フレームの送
信が始まる。従つて、第１フレームと第２フレー
ムとの間にはフラグシーケンスは１個しかなく、
フレームの終りと始めのフラグシーケンスが共用
されることになる。判定２がYES即ちSBRの先
頭アドレスがストツパのときは動作が終了する。
６図のフローチヤートを用いて説明する。動作開
始後まずフラグシーケンスを送信する。これは前
述したように８ビツトで01111110の形の信号であ
る。次にSRB１を指定する。RAMにおけるSRB
１のエリヤの先頭アドレスは例えばａ番地と決つ
ているので、アドレスカウンタをａにする。次に
アドレスカウンタに１を加えRAMにおけるａ＋
１のデータ即ち送信バツフアの先頭アドレスを読
出し、送信カウンタ（RAMの一部を利用）をク
リヤし、読出した送信バツフアの先頭アドレス前
例に従えばｃ番地から順にRAMの内容を読出し
直／並列変換部４に向けて出力する。この動作を
１アドレス分ずつ行うたびに送信カウンタの計数
を１ずつ進め、SRB１から送信データ数を読出し
ては送信カウンタの計数と比較し、判定１で両方
の数が一致したら（YES）、フラグシーケンスを
送信し、不一致（NO）の場合動作はＫ点に戻り
送信バツフアの次のアドレスのデータを読出し、
上と同じ動作を繰返す。送信データ数だけ上の動
作が繰返されると判定１はYESとなるから、フ
ラグシーケンスを送信する。送信バツフアにはア
ドレスフイールド、コントロールフイールド、情
報フイールド、フレームチエツクシーケンス（２
フイールド16ビツト）が記憶させてあり、送信デ
ータ数はこれらのデータを８ビツト単位で数えた
ものであるので、以上の動作によつて１フレーム
の送信が完了する。こゝでSRB１の先動アドレス
を調べるとｂ番地となつている。判定２ではSRB
１の先頭アドレスのデータがストツパーか否かを
判別し、今の例ではストツパーでないから判定は
NOで動作はＬ点に戻り、第２フレームに対して
上述と同じ動作がSRB２に関して行われる。動作
がＬ点に戻るのでフレーム始めのフラグシーケン
スが再び送信されることなく、第２フレームの送
信が始まる。従つて、第１フレームと第２フレー
ムとの間にはフラグシーケンスは１個しかなく、
フレームの終りと始めのフラグシーケンスが共用
されることになる。判定２がYES即ちSBRの先
頭アドレスがストツパのときは動作が終了する。
本発明送信方式は上述したような構成で、一つ
のフレームのSRBに次のフレームのSRBのアドレ
スを記憶させることにより複数フレーム連続送信
であることを表示し、この場合には先のフレーム
送信の終りにフラグシーケンスを送信したら、そ
れを次のフレームのフラグシーケンスに共用して
次のフレームの送信を行い、一つのフレームの
SRBの次のフレームのSRBのアドレスを記憶させ
ておく場所のデータが送信終了を意味する符号の
ときは、そのフレームの終了を示すフラグシーケ
ンスを送信して動作を終了させるようにしたの
で、後続のフレームの有無をあらわす特別の信号
を用いることなく、複数のフレームを連続して送
信するときは、フレーム間のフラグシーケンス信
号の重複を解消することができ送信制御のプログ
ラムが簡単になる。
のフレームのSRBに次のフレームのSRBのアドレ
スを記憶させることにより複数フレーム連続送信
であることを表示し、この場合には先のフレーム
送信の終りにフラグシーケンスを送信したら、そ
れを次のフレームのフラグシーケンスに共用して
次のフレームの送信を行い、一つのフレームの
SRBの次のフレームのSRBのアドレスを記憶させ
ておく場所のデータが送信終了を意味する符号の
ときは、そのフレームの終了を示すフラグシーケ
ンスを送信して動作を終了させるようにしたの
で、後続のフレームの有無をあらわす特別の信号
を用いることなく、複数のフレームを連続して送
信するときは、フレーム間のフラグシーケンス信
号の重複を解消することができ送信制御のプログ
ラムが簡単になる。
第１図はHDLC手順における送信信号の１フレ
ームの構造図、第２図は上記手順による複数フレ
ームのフラグシーケンスを共用する場合の送信信
号の構造図、第３図は本発明における送信制御装
置のブロツク図、第４図はSRBの構造図、第５図
はRAMの要部の構造図、第６図は本発明の一実
施例における制御装置の動作のフローチヤートで
ある。 １…制御回路、２…ROM、３…RAM、４…
直／並列変換部、５…データバス。
ームの構造図、第２図は上記手順による複数フレ
ームのフラグシーケンスを共用する場合の送信信
号の構造図、第３図は本発明における送信制御装
置のブロツク図、第４図はSRBの構造図、第５図
はRAMの要部の構造図、第６図は本発明の一実
施例における制御装置の動作のフローチヤートで
ある。 １…制御回路、２…ROM、３…RAM、４…
直／並列変換部、５…データバス。
Claims (1)
- １ 伝送すべき情報の信号と送信制御信号とによ
つて１フレームの信号を構成し、１フレームの信
号の始りと終りとに同じビツトパターンのフラグ
シーケンス信号を配置する送信方式において、引
続き複数フレームの信号を送信する場合に先行の
フレームの終りのフラグシーケンス信号と後行の
フレームの始りのフラグシーケンス信号とを共用
するために、送信側の送信制御装置における伝送
情報を編集するメモリに送信フレームに関するデ
ータを設定するブロツクを１フレーム毎に設け、
一つのフレームに対する上記ブロツクには引続き
送信すべき次の１フレームに対する上記ブロツク
のアドレスを記入する部分を用意しておき、引続
き送信する次のフレームがないときはその部分に
フレーム送信の終了を示す符号を記入するように
し、１フレームの送信終了においてフラグシーケ
ンス信号を発信した後上記部分を調べて次のフレ
ームに対するブロツクのアドレスがあれば再度フ
ラグシーケンス信号を発信することなく直ちにそ
のフレームの送信を行い、フレーム送信の終了を
示す符号が検出されたときは送信動作を終了させ
るようにしたことを特徴とする送信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071113A JPS57185750A (en) | 1981-05-11 | 1981-05-11 | Transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071113A JPS57185750A (en) | 1981-05-11 | 1981-05-11 | Transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185750A JPS57185750A (en) | 1982-11-16 |
| JPS6242548B2 true JPS6242548B2 (ja) | 1987-09-09 |
Family
ID=13451173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56071113A Granted JPS57185750A (en) | 1981-05-11 | 1981-05-11 | Transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185750A (ja) |
-
1981
- 1981-05-11 JP JP56071113A patent/JPS57185750A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185750A (en) | 1982-11-16 |
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