JPS6240733B2 - - Google Patents
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- Publication number
- JPS6240733B2 JPS6240733B2 JP57225683A JP22568382A JPS6240733B2 JP S6240733 B2 JPS6240733 B2 JP S6240733B2 JP 57225683 A JP57225683 A JP 57225683A JP 22568382 A JP22568382 A JP 22568382A JP S6240733 B2 JPS6240733 B2 JP S6240733B2
- Authority
- JP
- Japan
- Prior art keywords
- adder
- output
- subtractor
- memory
- time function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000006870 function Effects 0.000 claims description 29
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100041125 Arabidopsis thaliana RST1 gene Proteins 0.000 description 1
- 101100443250 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DIG1 gene Proteins 0.000 description 1
- 101100443251 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DIG2 gene Proteins 0.000 description 1
- 101100041128 Schizosaccharomyces pombe (strain 972 / ATCC 24843) rst2 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
Description
【発明の詳細な説明】
本発明は、任意の時間関数波形を発生するデイ
ジタル式の時間間数発生装置に関するものであ
る。
ジタル式の時間間数発生装置に関するものであ
る。
電気信号入力によつて作動する電気装置あるい
は機械装置について、シミユレーシヨンによつて
その動作状態を検査する場合、時間経過とともに
出力値が任意のある関数に従つて変化するような
時間関数信号が必要となる。このような任意の時
間関数信号を発生する装置としては、通常、同時
にシミユレーシヨンも行うことのできるアナログ
計算機の関数発生器が用いられている。
は機械装置について、シミユレーシヨンによつて
その動作状態を検査する場合、時間経過とともに
出力値が任意のある関数に従つて変化するような
時間関数信号が必要となる。このような任意の時
間関数信号を発生する装置としては、通常、同時
にシミユレーシヨンも行うことのできるアナログ
計算機の関数発生器が用いられている。
しかしながら、発生させるべき関数を変更する
場合アナログ計算機に組込まれた関数モジユール
の変更及びブリツチ盤からの配線の変更を行う必
要があり、更にその変更は極めて複雑で、変更操
作も容易ではないという欠点があつた。
場合アナログ計算機に組込まれた関数モジユール
の変更及びブリツチ盤からの配線の変更を行う必
要があり、更にその変更は極めて複雑で、変更操
作も容易ではないという欠点があつた。
本発明の目的は、このような欠点を解消し、デ
イジタル方式によつて任意の時間関数を容易に発
生することができると共に、関数の変更もまた容
易に行い得るような時間関数発生装置を提供する
ことにある。
イジタル方式によつて任意の時間関数を容易に発
生することができると共に、関数の変更もまた容
易に行い得るような時間関数発生装置を提供する
ことにある。
以下図面を用いて本発明を実施例につき詳しく
説明する。第１図は本発明に係る時間関数発生装
置の一実施例を示す要部構成図である。同図にお
いて、TCはタイミングコントローラで、外部よ
りクロツクCK、リセツト信号RST、スタート信
号ST、ステータス情報Ｓ０，Ｓ１を受けて、各
部に必要な制御信号やクロツクを発生するもので
ある。CNTはTCにより制御されるカウンタ、Ｍ
はアドレスを時間軸とした原時間関数が記憶され
たメモリで、通常上位のCPUより書き込みが可
能なRAMが使用される。このメモリＭには第２
図に示すような時間軸に対応する各アドレスにそ
の関数の波高値が書き込まれる。これらのデータ
はその関数に関して離散的ではあるが、本装置の
出力として得られるアナログ信号が実質上不連続
とならない程度に離散的となつている。ASは加
減算器で、メモリＭの出力データとデータセレク
タDSの出力とを加算又は減算することのできる
ものである。その加減算はタイミングコントロー
ラTCより発生する動作モードすなわち加算モー
ド（UPモード）、減算モード（DOWNモード）
及びホールド（HOLD）モードの信号によつて決
定される。Ｌ１，Ｌ２はそれぞれレジスタで、Ｌ
１は上位CPUよりバスFUを介して与えられる初
期値を保持しこれをデータセレクタDSに入力
し、またＬ２は加減算器ASの出力を常時保持し
これをデータセレクタDSに入力する。データセ
レクタDSはタイミングコントローラTCより発生
するセレクト信号SELに基づきＬ１又はＬ２の出
力を択一的に選択して保持しこれを出力すること
ができるように構成されている。DAは加減算器
ASの出力をアナログ信号に変換するデイジタ
ル・アナログ変換器である。
説明する。第１図は本発明に係る時間関数発生装
置の一実施例を示す要部構成図である。同図にお
いて、TCはタイミングコントローラで、外部よ
りクロツクCK、リセツト信号RST、スタート信
号ST、ステータス情報Ｓ０，Ｓ１を受けて、各
部に必要な制御信号やクロツクを発生するもので
ある。CNTはTCにより制御されるカウンタ、Ｍ
はアドレスを時間軸とした原時間関数が記憶され
たメモリで、通常上位のCPUより書き込みが可
能なRAMが使用される。このメモリＭには第２
図に示すような時間軸に対応する各アドレスにそ
の関数の波高値が書き込まれる。これらのデータ
はその関数に関して離散的ではあるが、本装置の
出力として得られるアナログ信号が実質上不連続
とならない程度に離散的となつている。ASは加
減算器で、メモリＭの出力データとデータセレク
タDSの出力とを加算又は減算することのできる
ものである。その加減算はタイミングコントロー
ラTCより発生する動作モードすなわち加算モー
ド（UPモード）、減算モード（DOWNモード）
及びホールド（HOLD）モードの信号によつて決
定される。Ｌ１，Ｌ２はそれぞれレジスタで、Ｌ
１は上位CPUよりバスFUを介して与えられる初
期値を保持しこれをデータセレクタDSに入力
し、またＬ２は加減算器ASの出力を常時保持し
これをデータセレクタDSに入力する。データセ
レクタDSはタイミングコントローラTCより発生
するセレクト信号SELに基づきＬ１又はＬ２の出
力を択一的に選択して保持しこれを出力すること
ができるように構成されている。DAは加減算器
ASの出力をアナログ信号に変換するデイジタ
ル・アナログ変換器である。
このような構成における本発明の動作を次に説
明する。今、メモリＭには第２図に示すような指
数関数ｆ（ｔ）が原関数として記憶されており、
これに対して第３図に示すような時間間数すなわ
ち０〜t1間はａ＋ｆ（ｔ）、t1〜t2間はａ＋ｆ
（t1）の一定値、t2以後はａ＋ｆ（t1）−ｆ（ｔ−
t2）で表わされるような時間関数波形を発生させ
る場合を例にとつて説明する。
明する。今、メモリＭには第２図に示すような指
数関数ｆ（ｔ）が原関数として記憶されており、
これに対して第３図に示すような時間間数すなわ
ち０〜t1間はａ＋ｆ（ｔ）、t1〜t2間はａ＋ｆ
（t1）の一定値、t2以後はａ＋ｆ（t1）−ｆ（ｔ−
t2）で表わされるような時間関数波形を発生させ
る場合を例にとつて説明する。
タイミングコントローラTCにリセツト信号
RST、ステータス情報SO（UPモード指定信号）
及びスタート信号STを与える。なお、リセツト
信号RST、スタート信号ST、ステータス情報Ｓ
０及びＳ１は外部のシーケンサ（図示せず）又は
CPUより与えられる。あるいはスイツチ回路を
介して手動で入力することも許される。
RST、ステータス情報SO（UPモード指定信号）
及びスタート信号STを与える。なお、リセツト
信号RST、スタート信号ST、ステータス情報Ｓ
０及びＳ１は外部のシーケンサ（図示せず）又は
CPUより与えられる。あるいはスイツチ回路を
介して手動で入力することも許される。
リセツト信号RSTが与えられるとTCよりリセ
ツト信号RST１，RST２が発生し、カウンタ
CNTは第４図のトのようにまた加減算器ASは第
４図のイに示すようにそれぞれ０にリセツトされ
る。次いで、ステータス情報SOにより加減算器
ASに対してUPモードが指定される（第４図の
ハ）。次にスタート信号STが入力されると（第４
図のヘ）、タイミングコントローラTCより発生す
るセレクト信号SELに基づきデータセレクタDS
はレジスタＬ１より入力されている初期値ａを選
択して保持し加減算器ASに入力する（第４図の
チ）。これにより加減算器ASのD2入力はａとな
り、一方のD1入力が０であるからその出力はａ
となる（第４図のイ）。スタート信号入力後にTC
を介して与えられるクロツクCK（第４図ロ）は
カウンタCNTで計数され（第４図ト）、計数値は
アドレス信号としてメモリＭに導かれる。各アド
レスのメモリの内容が加減算器ASのD1に入力さ
れ、ASはメモリの各出力ごとに初期値と加算し
て出力し第４図イに示すようにａ＋ｆ（ｔ）の値
を順次出力する。
ツト信号RST１，RST２が発生し、カウンタ
CNTは第４図のトのようにまた加減算器ASは第
４図のイに示すようにそれぞれ０にリセツトされ
る。次いで、ステータス情報SOにより加減算器
ASに対してUPモードが指定される（第４図の
ハ）。次にスタート信号STが入力されると（第４
図のヘ）、タイミングコントローラTCより発生す
るセレクト信号SELに基づきデータセレクタDS
はレジスタＬ１より入力されている初期値ａを選
択して保持し加減算器ASに入力する（第４図の
チ）。これにより加減算器ASのD2入力はａとな
り、一方のD1入力が０であるからその出力はａ
となる（第４図のイ）。スタート信号入力後にTC
を介して与えられるクロツクCK（第４図ロ）は
カウンタCNTで計数され（第４図ト）、計数値は
アドレス信号としてメモリＭに導かれる。各アド
レスのメモリの内容が加減算器ASのD1に入力さ
れ、ASはメモリの各出力ごとに初期値と加算し
て出力し第４図イに示すようにａ＋ｆ（ｔ）の値
を順次出力する。
このようにしてt1時刻になつたとき（カウンタ
の出力が６になつたとき）ステータス情報SOが
落ち、TCは動作モードHOLDモードに切換え
（第４図のハ）、同時にカウンタへのクロツク入力
も停止する。これにより加減算器ASは第４図イ
に示すようにａ＋ｆ（t1）の値を連続して出力す
る。
の出力が６になつたとき）ステータス情報SOが
落ち、TCは動作モードHOLDモードに切換え
（第４図のハ）、同時にカウンタへのクロツク入力
も停止する。これにより加減算器ASは第４図イ
に示すようにａ＋ｆ（t1）の値を連続して出力す
る。
その後、t2時刻にステータス情報Ｓ１が立上る
と、TCは加減算モードをDOWNモードとし（第
４図ハ）、一方DSにはセレクト信号SELを切換え
てレジスタＬ２の出力（ａ＋ｆ（t1））を選択保持
して出力させる（第４図チ）。次いで、入力され
るクロツクに同期してカウンタCNTにリセツト
信号RST1を与えて０にリセツトし（第４図ト）、
メモリＭからアドレス０のデータを読出し加減算
器ASに導く。ASではａ＋ｆ（t1）からメモリＭの
出力データを引算し、その結果を出力する。以後
クロツクが入力されるごとに順次増加するアドレ
スにおけるメモリ内容をASにて同様にａ＋ｆ
（t1）から減算してゆき出力する（第４図イ）。
と、TCは加減算モードをDOWNモードとし（第
４図ハ）、一方DSにはセレクト信号SELを切換え
てレジスタＬ２の出力（ａ＋ｆ（t1））を選択保持
して出力させる（第４図チ）。次いで、入力され
るクロツクに同期してカウンタCNTにリセツト
信号RST1を与えて０にリセツトし（第４図ト）、
メモリＭからアドレス０のデータを読出し加減算
器ASに導く。ASではａ＋ｆ（t1）からメモリＭの
出力データを引算し、その結果を出力する。以後
クロツクが入力されるごとに順次増加するアドレ
スにおけるメモリ内容をASにて同様にａ＋ｆ
（t1）から減算してゆき出力する（第４図イ）。
このようにして出力されるデータはDA変換器
により連続的にアナログ信号に変換して出力さ
れ、第３図に示すように０〜t1期間はａ＋ｆ
（ｔ）、t1−t2期はａ＋ｆ（t1）、t2以後はａ＋ｆ
（t1）−ｆ（ｔ−t2）となる出力波形を得ることがで
きる。
により連続的にアナログ信号に変換して出力さ
れ、第３図に示すように０〜t1期間はａ＋ｆ
（ｔ）、t1−t2期はａ＋ｆ（t1）、t2以後はａ＋ｆ
（t1）−ｆ（ｔ−t2）となる出力波形を得ることがで
きる。
なお、出力波形の時間軸は外部クロツクで決る
ので、時間軸スイープ中ある時点から現象を時間
軸方向に拡大したい場合にはクロツクの周波数を
下げてやればよい。
ので、時間軸スイープ中ある時点から現象を時間
軸方向に拡大したい場合にはクロツクの周波数を
下げてやればよい。
また、メモリの原関数及び動作モードの与え方
により各種の時間関数波形を容易に得ることがで
きる。
により各種の時間関数波形を容易に得ることがで
きる。
以上説明したように、本発明によれば、デイジ
タル方式によつて任意のアナログ時間関数波形を
容易に発生することができる時間関数発生装置を
実現することができる。従つて、シミユレーシヨ
ン用のアナログ計算機等の時間関数発生装置に使
用して、その効果は大きい。
タル方式によつて任意のアナログ時間関数波形を
容易に発生することができる時間関数発生装置を
実現することができる。従つて、シミユレーシヨ
ン用のアナログ計算機等の時間関数発生装置に使
用して、その効果は大きい。
第１図は本発明に係る時間関数発生装置の一実
施例を示す要部構成図、第２図はメモリ内の原関
数波形の一例を示す図、第３図は得られる時間関
数波形を説明するための図、第４図は動作状態を
説明するためのタイムチヤートである。 TC……タイミングコントローラ、CNT……カ
ウンタ、Ｍ……メモリ、AS……加減算器、Ｌ
１，Ｌ２……レジスタ、DS……データセレク
タ、DA……DA変換器。
施例を示す要部構成図、第２図はメモリ内の原関
数波形の一例を示す図、第３図は得られる時間関
数波形を説明するための図、第４図は動作状態を
説明するためのタイムチヤートである。 TC……タイミングコントローラ、CNT……カ
ウンタ、Ｍ……メモリ、AS……加減算器、Ｌ
１，Ｌ２……レジスタ、DS……データセレク
タ、DA……DA変換器。
Claims (1)
- １ 時間軸をアドレスとして原時間関数波形を記
憶したメモリと、このメモリの出力を一方の入力
として受け加算、減算及びホールドモードの動作
モードに基づいて作動する加減算器と、クロツク
を計数し計数値をアドレス信号として前記メモリ
に与えるカウンタと、初期値又は前記加減算器の
出力を択一的に選択して保持しかつその出力を加
減算器の他方の入力に与えるデータセレクタを具
備し、前記カウンタを適宜にリセツトすると共に
前記加減算器に動作モードを指定することにより
加減算器より原時間関数に関連した所望の時間関
数波形を得るようにしたことを特徴とする時間関
数発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225683A JPS59116854A (ja) | 1982-12-22 | 1982-12-22 | 時間関数発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225683A JPS59116854A (ja) | 1982-12-22 | 1982-12-22 | 時間関数発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116854A JPS59116854A (ja) | 1984-07-05 |
| JPS6240733B2 true JPS6240733B2 (ja) | 1987-08-29 |
Family
ID=16833147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57225683A Granted JPS59116854A (ja) | 1982-12-22 | 1982-12-22 | 時間関数発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116854A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11446186B2 (en) | 2016-08-12 | 2022-09-20 | The Procter & Gamble Company | Absorbent article with ear portion |
| US11590033B2 (en) | 2013-05-03 | 2023-02-28 | The Procter & Gamble Company | Absorbent articles comprising stretch laminates |
| US11596557B2 (en) | 2016-08-12 | 2023-03-07 | The Procter & Gamble Company | Method and apparatus for assembling absorbent articles |
| US11642248B2 (en) | 2016-08-12 | 2023-05-09 | The Procter & Gamble Company | Absorbent article with an ear portion |
-
1982
- 1982-12-22 JP JP57225683A patent/JPS59116854A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11590033B2 (en) | 2013-05-03 | 2023-02-28 | The Procter & Gamble Company | Absorbent articles comprising stretch laminates |
| US11446186B2 (en) | 2016-08-12 | 2022-09-20 | The Procter & Gamble Company | Absorbent article with ear portion |
| US11596557B2 (en) | 2016-08-12 | 2023-03-07 | The Procter & Gamble Company | Method and apparatus for assembling absorbent articles |
| US11617687B2 (en) | 2016-08-12 | 2023-04-04 | The Procter & Gamble Company | Methods and apparatuses for assembling elastic laminates with different bond densities for absorbent articles |
| US11642248B2 (en) | 2016-08-12 | 2023-05-09 | The Procter & Gamble Company | Absorbent article with an ear portion |
| US11642250B2 (en) | 2016-08-12 | 2023-05-09 | The Procter & Gamble Company | Method and apparatus for assembling absorbent articles |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116854A (ja) | 1984-07-05 |
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