JPS6237015A - 制御装置の保護回路 - Google Patents
制御装置の保護回路Info
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- JPS6237015A JPS6237015A JP60171558A JP17155885A JPS6237015A JP S6237015 A JPS6237015 A JP S6237015A JP 60171558 A JP60171558 A JP 60171558A JP 17155885 A JP17155885 A JP 17155885A JP S6237015 A JPS6237015 A JP S6237015A
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- Japan
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- circuit
- comparator
- voltage
- protection circuit
- resistor
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- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、特に電子式制御回路を具備した制御装置の保
護回路に関するものである。
護回路に関するものである。
従来の技術
従来の制御装置の保護回路は、一般的に第４図の回路図
で示す様に異常検知回路は各々独立した回路で構成され
ていた。
で示す様に異常検知回路は各々独立した回路で構成され
ていた。
すなわち、低電圧検知回路１は電源２の電圧低下によっ
て、ツェナーダイオ−１３が遮断状態になると、トラン
ジスタ４がＯＦＦになり、出力端子５をＯＦＦ （Ｌｏ
）Ｌ、て、図示しない制御回路を停止状態にする。
て、ツェナーダイオ−１３が遮断状態になると、トラン
ジスタ４がＯＦＦになり、出力端子５をＯＦＦ （Ｌｏ
）Ｌ、て、図示しない制御回路を停止状態にする。
また過電流検知回路すは、直列抵抗７に流れる負荷電流
！Ｌが所定値以上になるとコンパレータが出力（Ｈｌ）
、抵抗９を介して接続されている遅延回路１０のコンパ
レータ１１が出力（Ｈｉ）する。従って、前記コンパレ
ータ１１の出力と接続されているツェナーダイオード３
が遮断状態となり、トランジスタ４がＯＦＦ して出力
端子をＯＦＦ（ＬＯ）にする。なお、１２〜１９は抵抗
、２０゜２１はコンデンサ、２２はダイオードである。
！Ｌが所定値以上になるとコンパレータが出力（Ｈｌ）
、抵抗９を介して接続されている遅延回路１０のコンパ
レータ１１が出力（Ｈｉ）する。従って、前記コンパレ
ータ１１の出力と接続されているツェナーダイオード３
が遮断状態となり、トランジスタ４がＯＦＦ して出力
端子をＯＦＦ（ＬＯ）にする。なお、１２〜１９は抵抗
、２０゜２１はコンデンサ、２２はダイオードである。
また第５図は、一般的な制御装置のブロック図である０
発明が解決しようとする問題点
しかし上記構成のように、異常検知回路が各々独立した
回路構成であるため、構成部分が多く、回路が複雑であ
ると共に、コストアップの要因となり、また量産性に欠
けるという問題点があった。
回路構成であるため、構成部分が多く、回路が複雑であ
ると共に、コストアップの要因となり、また量産性に欠
けるという問題点があった。
本発明は上記問題点に鑑み、低電圧検知回路、過電流検
知回路等の複数の異常検知回路を１つのコンバータでも
って構成した保護回路を提供するものである。
知回路等の複数の異常検知回路を１つのコンバータでも
って構成した保護回路を提供するものである。
問題点を解決するだめの手段
上記問題点を解決するために、本発明の制御装置の保護
回路は、基準電圧を設けたコンパレータに複数の異常検
知回路の出力をワイヤードＯＲ回路に接続して入力する
ように構成したものである。
回路は、基準電圧を設けたコンパレータに複数の異常検
知回路の出力をワイヤードＯＲ回路に接続して入力する
ように構成したものである。
作 用
本発明は上記した構成によって、複数の異常検知回路の
うち、いずれか１回路が異常検知して出力すれば、保護
回路が異常信号を発することができる。
うち、いずれか１回路が異常検知して出力すれば、保護
回路が異常信号を発することができる。
実施例
以下、本発明の一実施例を示す第１図から第３図に基づ
いて説明を行なう。なお、ここでは本発明の要旨である
コンパレータの入力回路を中心に説明を行なう。
いて説明を行なう。なお、ここでは本発明の要旨である
コンパレータの入力回路を中心に説明を行なう。
まず第１図の回路図において、保護回路２３は、抵抗２
４．２５による基準電圧（Ｖ ）をコンパレータ２６
の基準端子←）に接続し、抵抗２７と２８の接続点を前
記コンパレータ２６の入力端子（−）−１に接続する。
４．２５による基準電圧（Ｖ ）をコンパレータ２６
の基準端子←）に接続し、抵抗２７と２８の接続点を前
記コンパレータ２６の入力端子（−）−１に接続する。
さらに、前記抵抗２８の一端は、負荷電流検知用の直列
抵抗２９に接続しである。さらに、前記コンパレータ２
６の入力端子Ｆｌ−）に、コンデンサ３０を接続すると
共にダイオード３１を介して、整流電圧（Ｖ工Ｎ）を検
知するツェナーダイオード３２と抵抗３３の直列回路の
接続点に接続されている。そして前記コンパレータ２６
の出力は抵抗３４を介してＬＳ Ｉ ３５のリセット端
子（π）に入力している。なお、３６は運転ヌイッチ、
３７は安定化電源、３８はＬＳＩ３５の指令で動作し、
モータ３９を駆動する駆動回路、４０．４１は整流用ダ
イオード、４２〜４４はコニ／ｆ：／ サ、４５は抵抗
、４６はトランス、４７は電源スィッチ、４８は電源で
ある。
抵抗２９に接続しである。さらに、前記コンパレータ２
６の入力端子Ｆｌ−）に、コンデンサ３０を接続すると
共にダイオード３１を介して、整流電圧（Ｖ工Ｎ）を検
知するツェナーダイオード３２と抵抗３３の直列回路の
接続点に接続されている。そして前記コンパレータ２６
の出力は抵抗３４を介してＬＳ Ｉ ３５のリセット端
子（π）に入力している。なお、３６は運転ヌイッチ、
３７は安定化電源、３８はＬＳＩ３５の指令で動作し、
モータ３９を駆動する駆動回路、４０．４１は整流用ダ
イオード、４２〜４４はコニ／ｆ：／ サ、４５は抵抗
、４６はトランス、４７は電源スィッチ、４８は電源で
ある。
以上の構成において、まずコンパレータ２６の動作説明
を第２図の久方電圧特性図を参照に行なう０ ここで通常状態は入力電圧（Ｖ＋）＞基準電圧（Ｖ−）
で１）、コンパレータ２６の出力はＨｉ状態である。負
荷電流ＩＭが増加すると直列抵抗２９の両端電圧が上昇
し、その方向は、マイナス側となるためコンパレータ２
６の入力電圧（Ｖ＋）は第２図の特性図Ａで示す様に、
低下方向となる。
を第２図の久方電圧特性図を参照に行なう０ ここで通常状態は入力電圧（Ｖ＋）＞基準電圧（Ｖ−）
で１）、コンパレータ２６の出力はＨｉ状態である。負
荷電流ＩＭが増加すると直列抵抗２９の両端電圧が上昇
し、その方向は、マイナス側となるためコンパレータ２
６の入力電圧（Ｖ＋）は第２図の特性図Ａで示す様に、
低下方向となる。
従って、基準電圧（Ｖ−）と一致する過電流検知レベ／
Ｌ／ＩＭ（ＭＡＸ） 以上でコンパｔｚ−１２６が反
転し、出力をＬｏ状態にする。
Ｌ／ＩＭ（ＭＡＸ） 以上でコンパｔｚ−１２６が反
転し、出力をＬｏ状態にする。
一方、電源電圧低下により整流電圧Ｖ工Ｎが低下すると
、ツェナーダイオード３２と抵抗３３の接続点電圧が低
下し、通常逆バイアス状態のダイオード３１が順方向に
バイアスされて入力電圧（Ｖ＋）は第２図の特性図Ｖで
示す様に急激に低下して低電圧検知回路として動作する
。なお、同図Ｖに示す特性を得るためには、抵抗２７に
比して抵抗３３の値を十分小さく設定する必要がある。
、ツェナーダイオード３２と抵抗３３の接続点電圧が低
下し、通常逆バイアス状態のダイオード３１が順方向に
バイアスされて入力電圧（Ｖ＋）は第２図の特性図Ｖで
示す様に急激に低下して低電圧検知回路として動作する
。なお、同図Ｖに示す特性を得るためには、抵抗２７に
比して抵抗３３の値を十分小さく設定する必要がある。
以上のコンパレータ２６の動作を基本に第１図の動作説
明を行なう。
明を行なう。
第１図において電源スィッチ４７をＯＮすると、整流電
圧Ｖ工Ｎに伴なって上昇する入力電圧（ｖ＋）の値が基
準電圧（Ｖ−）に達するまでは、コンパレータ２６の出
力はＬｏでありＬＳＩ３５をリセット状態とし、整流電
圧Ｖ工Ｎが所定値以上でＬＳＩ３５のリセット状態を解
除して時期状態とする。
圧Ｖ工Ｎに伴なって上昇する入力電圧（ｖ＋）の値が基
準電圧（Ｖ−）に達するまでは、コンパレータ２６の出
力はＬｏでありＬＳＩ３５をリセット状態とし、整流電
圧Ｖ工Ｎが所定値以上でＬＳＩ３５のリセット状態を解
除して時期状態とする。
この状態を第３図のタイムチャートａ域に示す。
いわゆるイニシャルリセット動作である。
次に運転スイッチ３６を一度ＯＮするとＬＳＩ３５は駆
動回路３８を介してモータ３９を運転する。この際、モ
ータ始動電流は過電流検知レベルに達するが、コンデン
サ３０と抵抗２日で遅延回路を構成しているため、入力
電圧（ｖ＋）は−次遅れで低下する。従って所定時間（
ｔｄ） 以内の過電流に対しては、保護回路２３は動
作し度い。
動回路３８を介してモータ３９を運転する。この際、モ
ータ始動電流は過電流検知レベルに達するが、コンデン
サ３０と抵抗２日で遅延回路を構成しているため、入力
電圧（ｖ＋）は−次遅れで低下する。従って所定時間（
ｔｄ） 以内の過電流に対しては、保護回路２３は動
作し度い。
いわゆる遅延動作であり、同図す域に示す。
しかし、過電流時間が所定値以上の場合、もしくは、徐
々に過電流検知レベルに達した場合は、前記保護回路２
３は直ちに動作して異常信号（Ｌｏ ）を出力し、ＬＳ
Ｉ３５をリセットして運転を停止する。この状態を同図
Ｃ域に示す。
々に過電流検知レベルに達した場合は、前記保護回路２
３は直ちに動作して異常信号（Ｌｏ ）を出力し、ＬＳ
Ｉ３５をリセットして運転を停止する。この状態を同図
Ｃ域に示す。
また電源電圧が低下し、整流電圧が所定値以下に達する
と、保護回路２３は動作してＬＳＩ３５をリセットして
運転を停止する。この状態を同図ｄ域に示す。
と、保護回路２３は動作してＬＳＩ３５をリセットして
運転を停止する。この状態を同図ｄ域に示す。
発明の効果
以上のように本発明の制御装置の保護回路は、基準電圧
を設けた１つのコンパレータに複数の異常検知回路の出
力をワイヤード○Ｒ回路に接続して入力するようにした
ため、回路構成が極めて簡単であり、使用部品数を大巾
に削減してコストダウンと量産性を促進すると共に、回
路の信頼性を向上することができる。ざらに前記コンパ
レータの入力側にコンデンサを追加するのみで、遅延回
路を容易に構成することができ、安価かつ簡素となる等
、多くの利点を有するものである。
を設けた１つのコンパレータに複数の異常検知回路の出
力をワイヤード○Ｒ回路に接続して入力するようにした
ため、回路構成が極めて簡単であり、使用部品数を大巾
に削減してコストダウンと量産性を促進すると共に、回
路の信頼性を向上することができる。ざらに前記コンパ
レータの入力側にコンデンサを追加するのみで、遅延回
路を容易に構成することができ、安価かつ簡素となる等
、多くの利点を有するものである。
第１図は本発明の一実施例における制御装置の保護回路
を含む回路図、第２図は同保護回路のコンパレータの動
作を表わす入力電圧特性図、第３図は同保護回路のタイ
ムチャート、第４図は従来例の保護回路を示す回路図、
第５図は保護回路を必要とする一般的な制御装置のブロ
ック図である。 ２３・・・・・・保護回路、２６・・・・・・コンパレ
ータ、３１・・・・・・ダイオード、３２・・・・・・
ツェナーダイオード（電圧検知手段）、（Ｖ ）・・
・・・・基準電圧、（ｖ十）・・・・・・入力電圧、３
５・・・・・・ＬＳＩ、Ｖ工Ｎ・・・・・・整流電圧、
２９・・・・・・直列抵抗（１［流検知手段）、４６・
・・・・・トランス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２３
−−− イ禾韻〕目発 Ｊ／ −−−ダイオード２
６−−− コンノぐレータ Ｊ２−−− ムナー
タζオード２？−−−Ｌテ１Ｊ氏携Ｊ Ｊ５−
−−ＬｊＩ −第２図 一一呻Ａ肴ｔｊＬ ＩＮ＾ 第４図
を含む回路図、第２図は同保護回路のコンパレータの動
作を表わす入力電圧特性図、第３図は同保護回路のタイ
ムチャート、第４図は従来例の保護回路を示す回路図、
第５図は保護回路を必要とする一般的な制御装置のブロ
ック図である。 ２３・・・・・・保護回路、２６・・・・・・コンパレ
ータ、３１・・・・・・ダイオード、３２・・・・・・
ツェナーダイオード（電圧検知手段）、（Ｖ ）・・
・・・・基準電圧、（ｖ十）・・・・・・入力電圧、３
５・・・・・・ＬＳＩ、Ｖ工Ｎ・・・・・・整流電圧、
２９・・・・・・直列抵抗（１［流検知手段）、４６・
・・・・・トランス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２３
−−− イ禾韻〕目発 Ｊ／ −−−ダイオード２
６−−− コンノぐレータ Ｊ２−−− ムナー
タζオード２？−−−Ｌテ１Ｊ氏携Ｊ Ｊ５−
−−ＬｊＩ −第２図 一一呻Ａ肴ｔｊＬ ＩＮ＾ 第４図
Claims (1)
- 複数の異常検知手段と、前記複数の異常検知手段の出力
を入力するワイヤードＯＲ回路と、このワイヤードＯＲ
回路の出力を入力電圧とし、抵抗分割による電圧を基準
電圧として前記入力電圧と基準電圧を比較するコンパレ
ータと、前記コンパレータにかかる入力電圧側に設けら
れた遅延回路と、前記コンパレータの比較結果によって
異常信号を発停するように構成した制御装置の保護回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171558A JPS6237015A (ja) | 1985-08-02 | 1985-08-02 | 制御装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171558A JPS6237015A (ja) | 1985-08-02 | 1985-08-02 | 制御装置の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237015A true JPS6237015A (ja) | 1987-02-18 |
Family
ID=15925359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171558A Pending JPS6237015A (ja) | 1985-08-02 | 1985-08-02 | 制御装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019095276A (ja) * | 2017-11-22 | 2019-06-20 | ファナック株式会社 | 電子機器の異常検出装置 |
-
1985
- 1985-08-02 JP JP60171558A patent/JPS6237015A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019095276A (ja) * | 2017-11-22 | 2019-06-20 | ファナック株式会社 | 電子機器の異常検出装置 |
| US10677838B2 (en) | 2017-11-22 | 2020-06-09 | Fanuc Corporation | Abnormality detector for electronic device |
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