JPH0132753B2 - - Google Patents
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- Publication number
- JPH0132753B2 JPH0132753B2 JP9282483A JP9282483A JPH0132753B2 JP H0132753 B2 JPH0132753 B2 JP H0132753B2 JP 9282483 A JP9282483 A JP 9282483A JP 9282483 A JP9282483 A JP 9282483A JP H0132753 B2 JPH0132753 B2 JP H0132753B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- switching element
- transistor
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002159 abnormal effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 7
- 230000005856 abnormality Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004804 winding Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、スイツチング電源回路の制御回路に
関するものである。
関するものである。
従来例の構成とその問題点
まず、第１図に従来例における過電流保護回路
及びその周辺回路を示す。
及びその周辺回路を示す。
図中、１はパルス幅変調回路、２はプリドライ
ブ回路、３はドライブ回路、４は出力回路であ
る。又、５は負荷が異常時に動作する過電流保護
回路である。６はパワーオンクリア回路である。
パルス幅変調回路１では、発振回路（図示せず）
で作られたのこぎり波信号１１（第２図ａ）と負
荷に供給する電圧に対応した信号１２（第２図
ａ）が比較され、信号１３（第２図ｂ）が出力さ
れる。信号１３はプリドライブ回路２、ドライブ
回路３、出力回路４と順番に供給され、必要な電
圧が取り出される。パルス幅変調回路１は第２図
ｃに示すごとくさらに信号１３と極性が反対であ
る信号１４を発生し、過電流保護回路５へ供給す
るようにしている。
ブ回路、３はドライブ回路、４は出力回路であ
る。又、５は負荷が異常時に動作する過電流保護
回路である。６はパワーオンクリア回路である。
パルス幅変調回路１では、発振回路（図示せず）
で作られたのこぎり波信号１１（第２図ａ）と負
荷に供給する電圧に対応した信号１２（第２図
ａ）が比較され、信号１３（第２図ｂ）が出力さ
れる。信号１３はプリドライブ回路２、ドライブ
回路３、出力回路４と順番に供給され、必要な電
圧が取り出される。パルス幅変調回路１は第２図
ｃに示すごとくさらに信号１３と極性が反対であ
る信号１４を発生し、過電流保護回路５へ供給す
るようにしている。
過電流保護回路５では、出力回路４において、
第２図ｄに示すようなトランスT1の一次コイル
L1及び出力トランジスターQ1に流れる電流１５
をエミツタ低抗R1で電圧変換し、抵抗R2、コン
デンサーC1でスパイクノイズを除去した後、過
電流保護回路５のトランジスタQ2へ供給してい
る。通常の使用状態では、トランジスターQ2は
オンするまでには到らず、出力回路４のトランス
T1の二次側で異常が生じた時にのみトランスT1
の一次巻線L1の電流が増大し、エミツター抵抗
R1の電圧除下が大きくなつて、始めてトランジ
スターQ2がオンして作動する。
第２図ｄに示すようなトランスT1の一次コイル
L1及び出力トランジスターQ1に流れる電流１５
をエミツタ低抗R1で電圧変換し、抵抗R2、コン
デンサーC1でスパイクノイズを除去した後、過
電流保護回路５のトランジスタQ2へ供給してい
る。通常の使用状態では、トランジスターQ2は
オンするまでには到らず、出力回路４のトランス
T1の二次側で異常が生じた時にのみトランスT1
の一次巻線L1の電流が増大し、エミツター抵抗
R1の電圧除下が大きくなつて、始めてトランジ
スターQ2がオンして作動する。
ここで、仮に出力回路４において過負荷にな
り、トランスT1の一次巻線L1の電流が増え、第
２図ｄの点線に示すような電流１５′になつたも
のとする。この場合、トランジスターQ2の検出
レベルを１６で示すレベルとすると、トランジス
ターQ2は時刻t1でオンする。トランジスターQ3，
Q4、抵抗R3，R4はフリツプフロツプを構成して
おり、通常の使用状態ではトランジスターQ5に
パルス幅変調回路１からの信号１４が入力されて
いるため、トランジスターQ3がオフでトランジ
スタQ4がオン状態になつている。この様な状態
で、トランジスターQ2が出力の異常により時刻t1
でオンすると、トランジスターQ3がオン、トラ
ンジスターQ4がオフ状態となる。トランジスタ
Q4がオフになるとトランジスターQ4のコレクタ
ー電圧が上昇し、トランジスターQ6及びQ7をオ
ンさせる。しかし、時刻t1′ではトランジスタQ5
にリセツト信号１４が入力されるので、再びトラ
ンジスターQ4はオン状態となり、トランジスタ
ーQ6，Q7はオフ状態となる。そして又、時刻t2
になるとトランジスターQ2が再びオンし、上記
の動作を繰り返す。
り、トランスT1の一次巻線L1の電流が増え、第
２図ｄの点線に示すような電流１５′になつたも
のとする。この場合、トランジスターQ2の検出
レベルを１６で示すレベルとすると、トランジス
ターQ2は時刻t1でオンする。トランジスターQ3，
Q4、抵抗R3，R4はフリツプフロツプを構成して
おり、通常の使用状態ではトランジスターQ5に
パルス幅変調回路１からの信号１４が入力されて
いるため、トランジスターQ3がオフでトランジ
スタQ4がオン状態になつている。この様な状態
で、トランジスターQ2が出力の異常により時刻t1
でオンすると、トランジスターQ3がオン、トラ
ンジスターQ4がオフ状態となる。トランジスタ
Q4がオフになるとトランジスターQ4のコレクタ
ー電圧が上昇し、トランジスターQ6及びQ7をオ
ンさせる。しかし、時刻t1′ではトランジスタQ5
にリセツト信号１４が入力されるので、再びトラ
ンジスターQ4はオン状態となり、トランジスタ
ーQ6，Q7はオフ状態となる。そして又、時刻t2
になるとトランジスターQ2が再びオンし、上記
の動作を繰り返す。
以上の動作により、時刻t1〜t1′、t2〜t2′ではト
ランジスターQ6，R7がオンすることにより、ト
ランジスターQ6をオンさせてパルス幅変調回路
１からのプリドライブ回路２への信号１３を第２
図ｂの点線に示すように時刻t1〜t1′及びt2〜t2′で
削つて細いパルス幅のものにする。従つて、出力
回路４におけるトランスT1の一次巻線L1の電流
が制限され、回路が保護される。
ランジスターQ6，R7がオンすることにより、ト
ランジスターQ6をオンさせてパルス幅変調回路
１からのプリドライブ回路２への信号１３を第２
図ｂの点線に示すように時刻t1〜t1′及びt2〜t2′で
削つて細いパルス幅のものにする。従つて、出力
回路４におけるトランスT1の一次巻線L1の電流
が制限され、回路が保護される。
以上の動作においては、過負荷の程度によつて
制限されるパルス幅が変化するので、出力回路４
において垂下特性を得ることができる。
制限されるパルス幅が変化するので、出力回路４
において垂下特性を得ることができる。
一方、トランジスターQ7がオンすることによ
つて、トランジスターQ8，Q9もオンし、電流電
圧Vcc及び抵抗R5が決定される電流Ｉにより、コ
ンデンサーC2を充電する。コンデンサーC2の端
子電圧はトランジスターQ10のベースへ供給され
ている。トランジスターQ10，Q11は差動接続さ
れているので、トランジスターQ11のベース電圧
はダイオードD2，D3，D4によつて３Ｄ（約2.1V）
に固定されており、通常はトランジスターQ10，
Q12、ダイオードD1がオン状態になつている。出
力回路４における過負荷状態が接続すると、コン
デンサーC2の充電電圧が上昇し、その電位が
2.1V以上になると、トランジスターQ10，Q12、
ダイオードD1がオフ、トランジスターQ11がオン
状態となり、トランジスターQ17がオンする。又
抵抗R8はコンデンサーC2の放電抵抗である。次
に、トランジスターQ13，Q14、抵抗R6，R7はフ
リツプフロツプを構成しており、トランジスター
Q16にスイツチイン時、リセツト信号がパワーオ
ンクリア回路６より加わり、このフリツプフロツ
プは通常トランジスターQ14がオン、トランジス
ターQ13がオフ状態になつている。しかし、過負
荷時にトランジスタQ17がオンになることで、こ
のフリツプフロツプは反転することになり、トラ
ンジスターQ13がオン、トランジスタQ14がオフ
となる。従つて、トランジスタQ15がオン状態に
保持され、パルス幅変調回路１からプリドライブ
回路２へ供給される信号１３は遮断され、出力が
完全にオフ状態となる。
つて、トランジスターQ8，Q9もオンし、電流電
圧Vcc及び抵抗R5が決定される電流Ｉにより、コ
ンデンサーC2を充電する。コンデンサーC2の端
子電圧はトランジスターQ10のベースへ供給され
ている。トランジスターQ10，Q11は差動接続さ
れているので、トランジスターQ11のベース電圧
はダイオードD2，D3，D4によつて３Ｄ（約2.1V）
に固定されており、通常はトランジスターQ10，
Q12、ダイオードD1がオン状態になつている。出
力回路４における過負荷状態が接続すると、コン
デンサーC2の充電電圧が上昇し、その電位が
2.1V以上になると、トランジスターQ10，Q12、
ダイオードD1がオフ、トランジスターQ11がオン
状態となり、トランジスターQ17がオンする。又
抵抗R8はコンデンサーC2の放電抵抗である。次
に、トランジスターQ13，Q14、抵抗R6，R7はフ
リツプフロツプを構成しており、トランジスター
Q16にスイツチイン時、リセツト信号がパワーオ
ンクリア回路６より加わり、このフリツプフロツ
プは通常トランジスターQ14がオン、トランジス
ターQ13がオフ状態になつている。しかし、過負
荷時にトランジスタQ17がオンになることで、こ
のフリツプフロツプは反転することになり、トラ
ンジスターQ13がオン、トランジスタQ14がオフ
となる。従つて、トランジスタQ15がオン状態に
保持され、パルス幅変調回路１からプリドライブ
回路２へ供給される信号１３は遮断され、出力が
完全にオフ状態となる。
しかし、このような動作は、コンデンサーC2
の電位が2.1V以上になつた時のもので、瞬間的
な過負荷に対しては応答せず、ある一定の継続し
て過負荷期間を必要とする。
の電位が2.1V以上になつた時のもので、瞬間的
な過負荷に対しては応答せず、ある一定の継続し
て過負荷期間を必要とする。
以上述べたように、従来の過電流保護回路は回
路構成が複雑になり、特に出力を完全にオフに保
持する回路はトランジスターQ16のベースにスイ
ツチイン時のリセツト信号が必要となり回路素子
数も多いという欠点がある。
路構成が複雑になり、特に出力を完全にオフに保
持する回路はトランジスターQ16のベースにスイ
ツチイン時のリセツト信号が必要となり回路素子
数も多いという欠点がある。
発明の目的
本発明は、上記のような従来の欠点を除去し、
簡単な回路構成で負荷異常時のパルス幅制限と出
力を完全にオフにして保持する機能をもつ制御回
路を提供することを目的とする。
簡単な回路構成で負荷異常時のパルス幅制限と出
力を完全にオフにして保持する機能をもつ制御回
路を提供することを目的とする。
発明の構成
本発明においては、出力を完全にオフにして保
持する機能として、過負荷検出時にスイツチング
用のパルス幅をコントロールするためのフリツプ
フロツプにリセツト信号を加えないようにするこ
とで、その機能を達成できるように構成したもの
である。
持する機能として、過負荷検出時にスイツチング
用のパルス幅をコントロールするためのフリツプ
フロツプにリセツト信号を加えないようにするこ
とで、その機能を達成できるように構成したもの
である。
実施例の説明
以下、本発明の一実施例について第３図を参照
して説明する。なお第３図においてパルス幅変調
回路１、プリドライブ回路２、ドライブ回路３、
出力回路４はそれぞれ従来例のものと同様である
ため説明は省略する。過電流保護回路５において
は、トランジスターQ3，Q4，Q2，Q5，Q6、抵抗
R3，R4におけるパルス幅制御回路、さらにトラ
ンジスターQ7，Q8，Q9，Q10，Q11，Q12，Q17、
ダイオードD1，D2，D3，D4、抵抗R5，R8、コン
デンサーC2で構成される出力を完全にオフし保
持する機能は従来と同じである。さらに本回路で
は、トランジスタQ17のコレクター端子をトラン
ジスターQ5のベース端子に接続している。
して説明する。なお第３図においてパルス幅変調
回路１、プリドライブ回路２、ドライブ回路３、
出力回路４はそれぞれ従来例のものと同様である
ため説明は省略する。過電流保護回路５において
は、トランジスターQ3，Q4，Q2，Q5，Q6、抵抗
R3，R4におけるパルス幅制御回路、さらにトラ
ンジスターQ7，Q8，Q9，Q10，Q11，Q12，Q17、
ダイオードD1，D2，D3，D4、抵抗R5，R8、コン
デンサーC2で構成される出力を完全にオフし保
持する機能は従来と同じである。さらに本回路で
は、トランジスタQ17のコレクター端子をトラン
ジスターQ5のベース端子に接続している。
この結果、負荷異常時にトランジスタ１７がオ
ンすると、トランジスタQ5はオフ、トランジス
タQ6，Q7はオンとなり、その状態を保持しつづ
け出力を完全にオフすることができる。
ンすると、トランジスタQ5はオフ、トランジス
タQ6，Q7はオンとなり、その状態を保持しつづ
け出力を完全にオフすることができる。
この構成により、従来には出力を完全にオフし
保持するために別のフリツプフロツプを構成した
りそのフリツプフロツプにリセツト信号を供給す
るためのパワーオンクリアの回路が必要であつた
ものが、本回路の構成によるとこれらの回路が不
要であり、出力を完全にオフし保持する機能をパ
ルス幅制限するフリツプフロツプと兼用できるの
で、大幅な回路の簡単化ができる。
保持するために別のフリツプフロツプを構成した
りそのフリツプフロツプにリセツト信号を供給す
るためのパワーオンクリアの回路が必要であつた
ものが、本回路の構成によるとこれらの回路が不
要であり、出力を完全にオフし保持する機能をパ
ルス幅制限するフリツプフロツプと兼用できるの
で、大幅な回路の簡単化ができる。
発明の効果
本発明によれば、パルス幅変調回路の出力スイ
ツチングパルスを制限するために用いる第２、第
３のスイツチング素子の回路系を、負荷異常時に
スイツチングパルスを完全に遮断して保持するた
めの回路系に兼用することで、過電流の程度に応
じてパルス幅変調回路の出力スイツチングパルス
幅を制限する作用も、この出力スイツチングパル
ス幅を負荷異常時に遮断・保持する作用も簡単な
回路構成で実現でき、実用性の高いスイツチング
電源制御回路を提供できる。
ツチングパルスを制限するために用いる第２、第
３のスイツチング素子の回路系を、負荷異常時に
スイツチングパルスを完全に遮断して保持するた
めの回路系に兼用することで、過電流の程度に応
じてパルス幅変調回路の出力スイツチングパルス
幅を制限する作用も、この出力スイツチングパル
ス幅を負荷異常時に遮断・保持する作用も簡単な
回路構成で実現でき、実用性の高いスイツチング
電源制御回路を提供できる。
第１図は従来例における過電流保護回路及びそ
の周辺回路の回路図、第２図は第１図の回路動作
説明のための波形図、第３図は本発明の一実施例
におけるスイツチング電源制御回路の回路図であ
る。 １……パルス幅変調回路、２……プリドライブ
回路、３……ドライブ回路、４……出力回路、５
……過電流保護回路、Q5，Q6，Q7，Q17……トラ
ンジスタ。
の周辺回路の回路図、第２図は第１図の回路動作
説明のための波形図、第３図は本発明の一実施例
におけるスイツチング電源制御回路の回路図であ
る。 １……パルス幅変調回路、２……プリドライブ
回路、３……ドライブ回路、４……出力回路、５
……過電流保護回路、Q5，Q6，Q7，Q17……トラ
ンジスタ。
Claims (1)
- １ パルス幅変調回路からのスイツチングパルス
を出力回路に供給して所定電源を負荷に供給する
スイツチング電源回路の制御回路内に負荷の異常
時に流れる過電流を検出して回路を保護する過電
流保護回路を設けてなるスイツチング電源制御回
路であつて、上記過電流保護回路は、上記出力回
路の過電流を検出した検出出力が供給され過電流
時にオンする第１のスイツチング素子と、上記第
１のスイツチング素子の出力に入力が接続された
フリツプフロツプ回路と、上記フリツプフロツプ
回路の出力にその出力が結合され、上記パルス幅
変調回路から上記スイツチングパルスと逆極性の
パルスが供給される第２のスイツチング素子と、
上記フリツプフロツプ回路の出力に入力が接続さ
れ、出力が上記パルス幅変調回路の出力に接続さ
れ、上記第１のスイツチング素子がオンでかつ上
記第２のスイツチング素子がオフのときにオンし
て上記パルス幅変調回路の出力をアースする第３
のスイツチング素子と、上記フリツプフロツプ回
路の出力に入力が接続され、上記第２のスイツチ
ング素子がオフのときオンする第４のスイツチン
グ素子と、上記第４のスイツチング素子がオンの
とき充電される充電回路と、上記充電回路の充電
電圧が所定値より大なるときオンし、上記逆極性
のパルスの入力を遮断するように上記第２のスイ
ツチング素子の入力をアースする第５のスイツチ
ング素子とを備えることを特徴とするスイツチン
グ電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282483A JPS59220073A (ja) | 1983-05-25 | 1983-05-25 | スイツチング電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282483A JPS59220073A (ja) | 1983-05-25 | 1983-05-25 | スイツチング電源制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59220073A JPS59220073A (ja) | 1984-12-11 |
| JPH0132753B2 true JPH0132753B2 (ja) | 1989-07-10 |
Family
ID=14065177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282483A Granted JPS59220073A (ja) | 1983-05-25 | 1983-05-25 | スイツチング電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220073A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133475A (ja) * | 1985-12-04 | 1987-06-16 | Fuji Photo Film Co Ltd | 未定着駒の定着方法 |
| KR100593761B1 (ko) * | 1999-02-09 | 2006-06-26 | 페어차일드코리아반도체 주식회사 | 에스엠피에스의 시스템 보호 회로 |
-
1983
- 1983-05-25 JP JP9282483A patent/JPS59220073A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59220073A (ja) | 1984-12-11 |
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