JPS6235198B2 - - Google Patents
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- JPS6235198B2 JPS6235198B2 JP57045852A JP4585282A JPS6235198B2 JP S6235198 B2 JPS6235198 B2 JP S6235198B2 JP 57045852 A JP57045852 A JP 57045852A JP 4585282 A JP4585282 A JP 4585282A JP S6235198 B2 JPS6235198 B2 JP S6235198B2
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- 230000015654 memory Effects 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000012937 correction Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特に固定欠陥
ビツトやα線等の入射により生じるビツト誤りを
自動的に訂正する回路および訂正回路内の誤りを
も訂正する回路、即ち自己検査性を有する訂正回
路を内蔵した半導体記憶装置に関するものであ
る。
ビツトやα線等の入射により生じるビツト誤りを
自動的に訂正する回路および訂正回路内の誤りを
も訂正する回路、即ち自己検査性を有する訂正回
路を内蔵した半導体記憶装置に関するものであ
る。
半導体メモリ内で発生するビツト誤りを自動的
に訂正する回路を内蔵した半導体記憶装置とし
て、水平・垂直パリテイチエツク方式を一次元化
し、一本のワード線に接続しているメモリセル単
位で適用させることにより、ビツト誤りを自己訂
正する半導体記憶装置を先に提案した（特願昭56
−37223号）。第１図はその原理説明図で、４×４
のマトリクス上に配置した16個のデータビツトに
対する水平パリテイビツトをａで示し、垂直パリ
テイビツトをｂで示す。なお、パリテイチエツク
は偶数パリテイチエツク方式をとるとしている。
こゝで、データビツトおよびパリテイビツトａ、
ｂを第１図ａの破線で示す如く移動させると、同
２次元マトリクスは第１図ｂのような１次元マト
リクスに変換することができる。従つて、第１図
ｂの１次元マトリクスにおける24ビツトのうち、
上位16ビツトの中の任意の１ビツトの誤りは、同
図実線で示すグループ毎に下位８ビツトのパリテ
イビツトと比較することにより、誤りビツト位置
を検出することができる。このため、上位16ビツ
トの任意の１ビツトに固定欠陥あるいは非固定的
な欠陥が生じても、その欠陥ビツト位置を検出す
ることができ、これに伴い誤り訂正を簡単に行う
ことができる。
に訂正する回路を内蔵した半導体記憶装置とし
て、水平・垂直パリテイチエツク方式を一次元化
し、一本のワード線に接続しているメモリセル単
位で適用させることにより、ビツト誤りを自己訂
正する半導体記憶装置を先に提案した（特願昭56
−37223号）。第１図はその原理説明図で、４×４
のマトリクス上に配置した16個のデータビツトに
対する水平パリテイビツトをａで示し、垂直パリ
テイビツトをｂで示す。なお、パリテイチエツク
は偶数パリテイチエツク方式をとるとしている。
こゝで、データビツトおよびパリテイビツトａ、
ｂを第１図ａの破線で示す如く移動させると、同
２次元マトリクスは第１図ｂのような１次元マト
リクスに変換することができる。従つて、第１図
ｂの１次元マトリクスにおける24ビツトのうち、
上位16ビツトの中の任意の１ビツトの誤りは、同
図実線で示すグループ毎に下位８ビツトのパリテ
イビツトと比較することにより、誤りビツト位置
を検出することができる。このため、上位16ビツ
トの任意の１ビツトに固定欠陥あるいは非固定的
な欠陥が生じても、その欠陥ビツト位置を検出す
ることができ、これに伴い誤り訂正を簡単に行う
ことができる。
第１図の原理を用いた従来の自己訂正半導体メ
モリの構成例を第２図に示す。第２図はデータビ
ツト幅が１ビツトの場合の自己訂正メモリで、図
中、１はメモリセルＣで構成されるメモリセル
部、２は水平パリテイセルＤhで構成される水平
パリテイセル部、３は垂直パリテイセルＤvで構
成される垂直パリテイセル部、SLi（ｉ＝１〜
ｍ）、SLA，SLB，SLC，SLDはセレクタ、PChは
水平パリテイチエツク回路、PCvは垂直パリテイ
チエツク回路、EXi（ｉ＝１〜４）は排他的論理
和ゲート、AD1は２入力ANDゲート、GR1は読出
時のある時刻にイネーブルとなるゲート、GWi
（ｉ＝１〜３）は書込時のある時刻にイネーブル
となるゲートである。又、WLはワード線を示し
ており、一本のワード線にはｋ×ｍ個のメモリセ
ルが接続され、さらにｋ個のメモリセルで構成さ
れる水平群グループｍ個と、ｍ個のメモリセルで
構成される垂直群グループｋ個に対する水平およ
び垂直パリテイセルｋ＋ｍ個がそれぞれのワード
線に接続されている。即ち、それぞれのワード線
のメモリセル配置は第１図ｂに対応する。第２図
の動作は次の通りである。
モリの構成例を第２図に示す。第２図はデータビ
ツト幅が１ビツトの場合の自己訂正メモリで、図
中、１はメモリセルＣで構成されるメモリセル
部、２は水平パリテイセルＤhで構成される水平
パリテイセル部、３は垂直パリテイセルＤvで構
成される垂直パリテイセル部、SLi（ｉ＝１〜
ｍ）、SLA，SLB，SLC，SLDはセレクタ、PChは
水平パリテイチエツク回路、PCvは垂直パリテイ
チエツク回路、EXi（ｉ＝１〜４）は排他的論理
和ゲート、AD1は２入力ANDゲート、GR1は読出
時のある時刻にイネーブルとなるゲート、GWi
（ｉ＝１〜３）は書込時のある時刻にイネーブル
となるゲートである。又、WLはワード線を示し
ており、一本のワード線にはｋ×ｍ個のメモリセ
ルが接続され、さらにｋ個のメモリセルで構成さ
れる水平群グループｍ個と、ｍ個のメモリセルで
構成される垂直群グループｋ個に対する水平およ
び垂直パリテイセルｋ＋ｍ個がそれぞれのワード
線に接続されている。即ち、それぞれのワード線
のメモリセル配置は第１図ｂに対応する。第２図
の動作は次の通りである。
まず、全てのメモリセルおよびパリテイセルを
“０”にクリアする（こゝでは偶数パリテイを考
える）。出込時には、入力情報を所望のアドレス
に書込むと同時に、そのアドレスの書込み前の検
査済みの情報と入力情報の排他的論理和をとり、
書込みアドレスが関係する水平および垂直パリテ
イセルの情報を更新する。即ち、書込時、該当ワ
ード線を駆動して、書込メモリセルが関係するｋ
個の水平ビツト線グループをセレクタSLAで、同
ｍ個の垂直ビツト線グループをセレクタSL1〜
SLnで、水平パリテイセルの情報をセレクタSLC
で、垂直パリテイセルの情報をセレクタSLDでそ
れぞれ選択し、水平パリテイチエツク回路PChと
垂直パリテイチエツク回路PCvで水平および垂直
パリテイチエツクを行う。その結果、書込メモリ
セルの情報が誤つているとANDゲートAD1の出
力が“１”となる。書込メモリセルの情報はセレ
クタSLBで選択され、ANDゲートAD1の出力とゝ
もに排他的論理和ゲートEX1の入力となる。従つ
て、書込メモリセルの情報が誤つている場合、
EX1において正しい値に訂正されて出力される。
書込入力情報はゲートGW1、セレクタSLB，SLA
の経路で該当メモリセルに書込まれる。同時に、
書込入力信号とEX1の出力情報との排他的論理和
がEX2でとられる。このEX2の出力情報とセレク
タSLCの出力との排他的論理和がEX3でとられ、
その結果がゲートGW2、セレクタSLCの経路で水
平パリテイ部２にもどされ、書込みアドレスが関
係する水平パリテイセルの情報を更新する。同様
に、EX2の出力情報とセレクタSLDの出力との排
他的論理和がEX4でとられ、ゲートGW3、セレク
タSLCの経路により、書込アドレスが関係する垂
直パリテイセルの情報を更新する。
“０”にクリアする（こゝでは偶数パリテイを考
える）。出込時には、入力情報を所望のアドレス
に書込むと同時に、そのアドレスの書込み前の検
査済みの情報と入力情報の排他的論理和をとり、
書込みアドレスが関係する水平および垂直パリテ
イセルの情報を更新する。即ち、書込時、該当ワ
ード線を駆動して、書込メモリセルが関係するｋ
個の水平ビツト線グループをセレクタSLAで、同
ｍ個の垂直ビツト線グループをセレクタSL1〜
SLnで、水平パリテイセルの情報をセレクタSLC
で、垂直パリテイセルの情報をセレクタSLDでそ
れぞれ選択し、水平パリテイチエツク回路PChと
垂直パリテイチエツク回路PCvで水平および垂直
パリテイチエツクを行う。その結果、書込メモリ
セルの情報が誤つているとANDゲートAD1の出
力が“１”となる。書込メモリセルの情報はセレ
クタSLBで選択され、ANDゲートAD1の出力とゝ
もに排他的論理和ゲートEX1の入力となる。従つ
て、書込メモリセルの情報が誤つている場合、
EX1において正しい値に訂正されて出力される。
書込入力情報はゲートGW1、セレクタSLB，SLA
の経路で該当メモリセルに書込まれる。同時に、
書込入力信号とEX1の出力情報との排他的論理和
がEX2でとられる。このEX2の出力情報とセレク
タSLCの出力との排他的論理和がEX3でとられ、
その結果がゲートGW2、セレクタSLCの経路で水
平パリテイ部２にもどされ、書込みアドレスが関
係する水平パリテイセルの情報を更新する。同様
に、EX2の出力情報とセレクタSLDの出力との排
他的論理和がEX4でとられ、ゲートGW3、セレク
タSLCの経路により、書込アドレスが関係する垂
直パリテイセルの情報を更新する。
一方、読出時には、読出メモリセルが接続して
いる一本のワード線を活性化することにより、そ
のワード線に接続している全メモリセル情報およ
び全パリテイセル情報がｋ×ｍ本のメモリセル用
ビツト線およびｋ＋ｍ本のパリテイセル用ビツト
線上にそれぞれ現れる。その中で読出しメモリセ
ルが関係する水平ビツト線グループ（ｋ個のメモ
リセルで構成）と垂直ビツト線グループ（ｍ個の
メモリセルで構成）がSLAおよびSL1〜SLnで選
択されると同時に、その２つのグループのパリテ
イ情報を記憶している水平および垂直パリテイセ
ルがSLCおよびSLDで選択され、それらの情報が
PChおよびPCvに入力される。そして、書込みの
ときと同様に上記２つのグループのパリテイが検
査され、共に誤りが検出された場合にのみ、AD1
の出力が“１”となり、SLBで選択された読出し
メモリセルの情報がEX1において訂正され出力さ
れると同時に、訂正後の情報がゲートGR1、セレ
クタSLB，SLAの経路により該当メモリセルに再
記憶される。
いる一本のワード線を活性化することにより、そ
のワード線に接続している全メモリセル情報およ
び全パリテイセル情報がｋ×ｍ本のメモリセル用
ビツト線およびｋ＋ｍ本のパリテイセル用ビツト
線上にそれぞれ現れる。その中で読出しメモリセ
ルが関係する水平ビツト線グループ（ｋ個のメモ
リセルで構成）と垂直ビツト線グループ（ｍ個の
メモリセルで構成）がSLAおよびSL1〜SLnで選
択されると同時に、その２つのグループのパリテ
イ情報を記憶している水平および垂直パリテイセ
ルがSLCおよびSLDで選択され、それらの情報が
PChおよびPCvに入力される。そして、書込みの
ときと同様に上記２つのグループのパリテイが検
査され、共に誤りが検出された場合にのみ、AD1
の出力が“１”となり、SLBで選択された読出し
メモリセルの情報がEX1において訂正され出力さ
れると同時に、訂正後の情報がゲートGR1、セレ
クタSLB，SLAの経路により該当メモリセルに再
記憶される。
以上のように、第２図の構成とすることによ
り、ワード線あたり１ビツトの誤りを自己訂正す
ることが可能となる。しかしながら、この従来例
においては、水平および垂直パリテイ情報を記憶
する水平および垂直パリテイセル部には誤りが生
じないという前提条件があり、実用上においては
歩留りあるいは信頼性の向上という面において問
題がある。
り、ワード線あたり１ビツトの誤りを自己訂正す
ることが可能となる。しかしながら、この従来例
においては、水平および垂直パリテイ情報を記憶
する水平および垂直パリテイセル部には誤りが生
じないという前提条件があり、実用上においては
歩留りあるいは信頼性の向上という面において問
題がある。
本発明は上記従来の欠点を解決するために、第
２図の自己訂正メモリに水平および垂直パリテイ
情報を検査する回路を付加することにより、メモ
リセル部のビツト誤りのみならず検査セルのビツ
ト誤りをも訂正できるようにしたものであり、以
下、図面を用いて詳細に説明する。
２図の自己訂正メモリに水平および垂直パリテイ
情報を検査する回路を付加することにより、メモ
リセル部のビツト誤りのみならず検査セルのビツ
ト誤りをも訂正できるようにしたものであり、以
下、図面を用いて詳細に説明する。
第３図は本発明の一実施例であり、第２図の従
来例に、４のＤpで示すｍ個の水平パリテイ情報
のパリテイ（ｋ個の垂直パリテイ情報のパリテイ
と等しい）を記憶するパリテイ検査セルから構成
されるパリテイ検査セル部、PC1，PC2なる水平
および垂直パリテイセル情報のパリテイを調べる
パリテイチエツク回路、ADi（ｉ＝２、３、４）
なるパリテイ情報の訂正信号を発生するANDゲ
ート、EXi（ｉ＝６、７、８）なるパリテイ情報
の訂正を行う排他的論理和ゲート、EX5なる検査
セルＤpの情報を書込み情報に従い更新する排他
的論理和ゲート、GRi（ｉ＝２、３、４）なる
GR1と同機能のゲート、およびGW4なるGW1と同
機能のゲートを付加したものである。第３図の動
作は次の通りである。
来例に、４のＤpで示すｍ個の水平パリテイ情報
のパリテイ（ｋ個の垂直パリテイ情報のパリテイ
と等しい）を記憶するパリテイ検査セルから構成
されるパリテイ検査セル部、PC1，PC2なる水平
および垂直パリテイセル情報のパリテイを調べる
パリテイチエツク回路、ADi（ｉ＝２、３、４）
なるパリテイ情報の訂正信号を発生するANDゲ
ート、EXi（ｉ＝６、７、８）なるパリテイ情報
の訂正を行う排他的論理和ゲート、EX5なる検査
セルＤpの情報を書込み情報に従い更新する排他
的論理和ゲート、GRi（ｉ＝２、３、４）なる
GR1と同機能のゲート、およびGW4なるGW1と同
機能のゲートを付加したものである。第３図の動
作は次の通りである。
まず、全メモリセル１、全パリテイセル２，３
および全パリテイ検査セル４をクリアする。書込
時には、従来例の第２図と同様に、入力情報をゲ
ートGW1、セレクタSLB，SLAの経路で該当メモ
リセルに書込むと同時に、そのアドレスの書込み
前の検査済みの情報と入力情報の排他的論理和を
とり、書込みアドレスが関係する水平および垂直
パリテイセル情報を更新するとともに、パリテイ
検査セルＤpの情報をも書込み入力情報に従い更
新する。この時、水平および垂直パリテイセル、
さらにパリテイ検査セルに誤りがあると、次のよ
うにして、その訂正済み情報が用いられる。
および全パリテイ検査セル４をクリアする。書込
時には、従来例の第２図と同様に、入力情報をゲ
ートGW1、セレクタSLB，SLAの経路で該当メモ
リセルに書込むと同時に、そのアドレスの書込み
前の検査済みの情報と入力情報の排他的論理和を
とり、書込みアドレスが関係する水平および垂直
パリテイセル情報を更新するとともに、パリテイ
検査セルＤpの情報をも書込み入力情報に従い更
新する。この時、水平および垂直パリテイセル、
さらにパリテイ検査セルに誤りがあると、次のよ
うにして、その訂正済み情報が用いられる。
書込みアドレスが関係するｍ個の全水平パリテ
イセル情報と同１個のパリテイ検査セル情報とを
パリテイチエツク回路PC1に入力してパリテイチ
エツクを行い、その結果をANDゲートAD2の一
方の入力とする。ANDゲートA2の他方の入力に
は水平パリテイチエツク回路PChの出力を与え
る。従つて、SLCにより選択された書込みアドレ
スに関係する水平パリテイ情報に誤りがあると、
ANDゲートAD2の出力は“１”となり、EX6によ
り誤りが訂正される。この訂正後の水平パリテイ
情報とEX2の出力との排他的論理和をEX3でと
り、ゲートGW2、セレクタSLCの経路で水平パリ
テイ部２にもどす。又、書込みアドレスが関係す
るｋ個の全垂直パリテイセル情報と同１個のパリ
テイ検査セル情報とをパリテイチエツク回路PC2
に入力し、その結果をANDゲートAD3の一方の
入力とする。ANDゲートAD3の他方の入力には
垂直パリテイチエツク回路PCvの出力を与える。
従つて、SLDにより選択された該当垂直パリテイ
情報に誤りがあると、ANDゲートAD3の出力は
“１”となり、EX7により訂正される。この訂正
後の垂直パリテイ情報とEX2の出力との排他的論
理和をEX4でとり、ゲートGW3、セレクタSLDの
経路で垂直パリテイ部３にもどす。更に、パリテ
イチエツク回路PC1，PC2の出力の論理積をAND
ゲートAD4でとることにより、パリテイ検査セル
情報がチエツクされる。該パリテイ検査セル情報
が誤つていると、ANDゲートAD4の出力が
“１”となり、該誤りはEX8で訂正される。この
訂正後のパリテイ検査セル情報とEX2の出力との
排他的論理和をEX5でとり、ゲートGW4を介して
パリテイ検査セル部４にもどす。
イセル情報と同１個のパリテイ検査セル情報とを
パリテイチエツク回路PC1に入力してパリテイチ
エツクを行い、その結果をANDゲートAD2の一
方の入力とする。ANDゲートA2の他方の入力に
は水平パリテイチエツク回路PChの出力を与え
る。従つて、SLCにより選択された書込みアドレ
スに関係する水平パリテイ情報に誤りがあると、
ANDゲートAD2の出力は“１”となり、EX6によ
り誤りが訂正される。この訂正後の水平パリテイ
情報とEX2の出力との排他的論理和をEX3でと
り、ゲートGW2、セレクタSLCの経路で水平パリ
テイ部２にもどす。又、書込みアドレスが関係す
るｋ個の全垂直パリテイセル情報と同１個のパリ
テイ検査セル情報とをパリテイチエツク回路PC2
に入力し、その結果をANDゲートAD3の一方の
入力とする。ANDゲートAD3の他方の入力には
垂直パリテイチエツク回路PCvの出力を与える。
従つて、SLDにより選択された該当垂直パリテイ
情報に誤りがあると、ANDゲートAD3の出力は
“１”となり、EX7により訂正される。この訂正
後の垂直パリテイ情報とEX2の出力との排他的論
理和をEX4でとり、ゲートGW3、セレクタSLDの
経路で垂直パリテイ部３にもどす。更に、パリテ
イチエツク回路PC1，PC2の出力の論理積をAND
ゲートAD4でとることにより、パリテイ検査セル
情報がチエツクされる。該パリテイ検査セル情報
が誤つていると、ANDゲートAD4の出力が
“１”となり、該誤りはEX8で訂正される。この
訂正後のパリテイ検査セル情報とEX2の出力との
排他的論理和をEX5でとり、ゲートGW4を介して
パリテイ検査セル部４にもどす。
次に読出し時には、やはり第２図と同様に所望
のメモリセル情報を読出すと同時に、読出メモリ
セルが関係する水平ビツト線群グループと垂直ビ
ツト線群グループを選択してPCh，PCvによりパ
リテイチエツクを行い、読出し情報に誤りがある
とEX1で訂正して出力するとともに、ゲート
GR1、セレクタSLB，SLAの経路により該当メモ
リセルに再記憶する。更に、この読出メモリセル
に関係する水平パリテイ情報および垂直パリテイ
情報を検査するため、書込みのときと同様に、そ
れぞれPChとPC1およびPCvとPC2なるパリテイチ
エツク回路の出力の理論積をANDゲートAD2，
AD3でとる。そして、それぞれANDゲートAD2，
AD3の出力とSLC，SLDの出力との排他的論理和
をEX6，EX7でとつて、水平パリテイ情報および
垂直パリテイ情報の誤りを訂正し、それぞれゲー
トGR2とセレクタSLCおよびゲートGR3とセレク
タSLDの経路で水平パリテイ部２および垂直パリ
テイ部３にもどす。同時に、パリテイ検査セルの
情報を検査・訂正するため、PC1とPC2の出力の
論理積をANDゲートAD4でとり、該パリテイ検
査セルに誤りがある場合、それをEX8で訂正し、
ゲートGR4を介してパリテイ検査セル部４にもど
す。
のメモリセル情報を読出すと同時に、読出メモリ
セルが関係する水平ビツト線群グループと垂直ビ
ツト線群グループを選択してPCh，PCvによりパ
リテイチエツクを行い、読出し情報に誤りがある
とEX1で訂正して出力するとともに、ゲート
GR1、セレクタSLB，SLAの経路により該当メモ
リセルに再記憶する。更に、この読出メモリセル
に関係する水平パリテイ情報および垂直パリテイ
情報を検査するため、書込みのときと同様に、そ
れぞれPChとPC1およびPCvとPC2なるパリテイチ
エツク回路の出力の理論積をANDゲートAD2，
AD3でとる。そして、それぞれANDゲートAD2，
AD3の出力とSLC，SLDの出力との排他的論理和
をEX6，EX7でとつて、水平パリテイ情報および
垂直パリテイ情報の誤りを訂正し、それぞれゲー
トGR2とセレクタSLCおよびゲートGR3とセレク
タSLDの経路で水平パリテイ部２および垂直パリ
テイ部３にもどす。同時に、パリテイ検査セルの
情報を検査・訂正するため、PC1とPC2の出力の
論理積をANDゲートAD4でとり、該パリテイ検
査セルに誤りがある場合、それをEX8で訂正し、
ゲートGR4を介してパリテイ検査セル部４にもど
す。
以上のような動作により、書込み／読出しメモ
リセル情報の検査・訂正を行うと同時に、その検
査情報を記憶する水平および垂直パリテイ情報、
そしてパリテイ検査情報の検査・訂正も行う、い
わゆる自己検査性を有する自己訂正メモリが実現
できる。ところで、第３図では、通常の読出し動
作時に読出しメモリセル、それに関係する水平パ
リテイセル、垂直パリテイセル、およびパリテイ
検査セルの４つのセル情報の誤り検査・訂正を同
時に実行させる構成となつているが、誤り検査・
訂正を１個ずつ順次実行させることにより、パリ
テイチエツク回路の個数を低減化させることがで
きる。第４図にその場合の実施例を示す。
リセル情報の検査・訂正を行うと同時に、その検
査情報を記憶する水平および垂直パリテイ情報、
そしてパリテイ検査情報の検査・訂正も行う、い
わゆる自己検査性を有する自己訂正メモリが実現
できる。ところで、第３図では、通常の読出し動
作時に読出しメモリセル、それに関係する水平パ
リテイセル、垂直パリテイセル、およびパリテイ
検査セルの４つのセル情報の誤り検査・訂正を同
時に実行させる構成となつているが、誤り検査・
訂正を１個ずつ順次実行させることにより、パリ
テイチエツク回路の個数を低減化させることがで
きる。第４図にその場合の実施例を示す。
第４図の場合、第３図と比較して、パリテイチ
エツク回路を共用させるためにPC1，PC2が存在
せず、その代わりにPCh，PCvの入力端にセレク
タSLE，SLF、誤り訂正信号を発生するANDゲー
トAD1の出力端にセレクタSLGを設け、誤り訂正
対象がメモリセルか、水平パリテイセルか、垂直
パリテイセルか、あるいはパリテイ検査セルかを
制御する。即ち、メモリセルの検査を実行すると
きには、PChの入力としてSLAおよびSLCの出力
を、また、PCvの入力としてSLi（ｉ＝１〜ｍ）
およびSLDの出力を、またAD1の出力をEX1の入
力に、それぞれ接続するようにする。水平パリテ
イセルの検査を実行するときには、PChの入力と
してSLAおよびSLCの出力を、PCvの入力として
水平パリテイセル部２およびパリテイ検査セル部
４の出力を、またAD1の出力をEX3の入力に、そ
れぞれ接続するようにする。垂直パリテイセルの
検査を実行するときには、PChの入力として垂直
パリテイセル部３およびパリテイ検査セル部４の
出力を、PCvの入力としてSLi（ｉ＝１〜ｍ）お
よびSLDの出力を、またAD1の出力をEX4の入力
に、それぞれ接続するようにする。またパリテイ
検査セルの検査を実行するときには、PChの入力
として垂直パリテイセル部３およびパリテイ検査
セル部４の出力を、PCvの入力として水平および
垂直パリテイセル部２，３の出力を、またAD1の
出力をEX5の入力に接続するようにする。なお、
GRWi（ｉ＝１〜３）は動作時のある時刻にイネ
ーブルとなるゲートを意味している。
エツク回路を共用させるためにPC1，PC2が存在
せず、その代わりにPCh，PCvの入力端にセレク
タSLE，SLF、誤り訂正信号を発生するANDゲー
トAD1の出力端にセレクタSLGを設け、誤り訂正
対象がメモリセルか、水平パリテイセルか、垂直
パリテイセルか、あるいはパリテイ検査セルかを
制御する。即ち、メモリセルの検査を実行すると
きには、PChの入力としてSLAおよびSLCの出力
を、また、PCvの入力としてSLi（ｉ＝１〜ｍ）
およびSLDの出力を、またAD1の出力をEX1の入
力に、それぞれ接続するようにする。水平パリテ
イセルの検査を実行するときには、PChの入力と
してSLAおよびSLCの出力を、PCvの入力として
水平パリテイセル部２およびパリテイ検査セル部
４の出力を、またAD1の出力をEX3の入力に、そ
れぞれ接続するようにする。垂直パリテイセルの
検査を実行するときには、PChの入力として垂直
パリテイセル部３およびパリテイ検査セル部４の
出力を、PCvの入力としてSLi（ｉ＝１〜ｍ）お
よびSLDの出力を、またAD1の出力をEX4の入力
に、それぞれ接続するようにする。またパリテイ
検査セルの検査を実行するときには、PChの入力
として垂直パリテイセル部３およびパリテイ検査
セル部４の出力を、PCvの入力として水平および
垂直パリテイセル部２，３の出力を、またAD1の
出力をEX5の入力に接続するようにする。なお、
GRWi（ｉ＝１〜３）は動作時のある時刻にイネ
ーブルとなるゲートを意味している。
以上、第４図のようにSLE，SLF、およびSLG
を制御してやることにより、誤り訂正対象を自由
に選択することができ、一対の水平および垂直パ
リテイチエツク回路で自己検査性自己証正メモリ
が構成できる。なお、この制御方式は自由に選択
することができ、メモリセル部の誤り検査ならび
に訂正は読出時に、水平および垂直パリテイセル
またパリテイ検査セルの誤り検査ならびに訂正は
リフレツシユ時に行う方式をはじめとして、各種
考えられる。
を制御してやることにより、誤り訂正対象を自由
に選択することができ、一対の水平および垂直パ
リテイチエツク回路で自己検査性自己証正メモリ
が構成できる。なお、この制御方式は自由に選択
することができ、メモリセル部の誤り検査ならび
に訂正は読出時に、水平および垂直パリテイセル
またパリテイ検査セルの誤り検査ならびに訂正は
リフレツシユ時に行う方式をはじめとして、各種
考えられる。
便宜上、第３図及び第４図においては、ともに
複数ワード×１ビツト構成のメモリを対象とした
が、複数ワード×多ビツト構成のメモリにも容易
に拡張できるのは明らかである。また、説明の簡
単化のため、検査ビツトを１ビツトのパリテイ情
報としたが、２ビツト以上の検査ビツトで構成さ
せることにより、ワード線あたり２ビツト以上の
誤りを訂正する自己検査性自己訂正メモリを実現
することも可能である。
複数ワード×１ビツト構成のメモリを対象とした
が、複数ワード×多ビツト構成のメモリにも容易
に拡張できるのは明らかである。また、説明の簡
単化のため、検査ビツトを１ビツトのパリテイ情
報としたが、２ビツト以上の検査ビツトで構成さ
せることにより、ワード線あたり２ビツト以上の
誤りを訂正する自己検査性自己訂正メモリを実現
することも可能である。
以上説明したように、本発明では、メモリセル
部の自己訂正機能のみならず検査セル部の自己訂
正機能も有しているので、従来のメモリセル部の
みの自己訂正機能を有する半導体記憶装置と比較
して、歩留まり向上および信頼性向上に更に寄与
するという利点がある。
部の自己訂正機能のみならず検査セル部の自己訂
正機能も有しているので、従来のメモリセル部の
みの自己訂正機能を有する半導体記憶装置と比較
して、歩留まり向上および信頼性向上に更に寄与
するという利点がある。
第１図は本発明で対象とする自己訂正半導体メ
モリの原理説明図、第２図は従来の自己訂正半導
体メモリの構成例を示す図、第３図及び第４図は
本発明の一実施例を示す図である。 １……メモリセル部、２……水平パリテイセル
部、３……垂直パリテイセル部、４……パリテイ
検査セル部、SLA，SLB，SLC，SLD，SLE，
SLF，SLG，SLi（ｉ＝１〜ｍ）……セレクタ、
PCh……水平パリテイチエツク回路、PCv……垂
直パリテイチエツク回路、PC1，PC2……パリテ
イチエツク回路。
モリの原理説明図、第２図は従来の自己訂正半導
体メモリの構成例を示す図、第３図及び第４図は
本発明の一実施例を示す図である。 １……メモリセル部、２……水平パリテイセル
部、３……垂直パリテイセル部、４……パリテイ
検査セル部、SLA，SLB，SLC，SLD，SLE，
SLF，SLG，SLi（ｉ＝１〜ｍ）……セレクタ、
PCh……水平パリテイチエツク回路、PCv……垂
直パリテイチエツク回路、PC1，PC2……パリテ
イチエツク回路。
Claims (1)
- １ 情報を記憶するメモリセルと、複数のビツト
線およびワード線とを有する半導体記憶装置にお
いて、前記複数のビツト線のそれぞれを第１およ
び第２のビツト線群に所属させ、該第１および第
２のビツト線群においてビツト線を所定数単位で
グループ化したときのビツト線群グループの総数
に対応した第１検査用ビツト線と、１組の第２検
査用ビツト線と、前記第１検査用ビツト線のそれ
ぞれに接続されて前記ワード線により活性化され
る複数の第１検査用メモリセルと、前記第２検査
用ビツト線のそれぞれに接続されて前記ワード線
により活性化される複数の第２検査用メモリセル
と、前記メモリセルに記憶させる複数のビツト情
報に関する検査情報を前記第１検査用メモリセル
に記憶させる手段と、前記第１検査用メモリセル
に記憶させる複数のビツト情報に関する検査情報
を前記第２検査用メモリセルに記憶させる手段
と、前記ワード線により活性化される前記メモリ
セルの情報と前記第１検査用メモリセルの検査情
報と前記第２検査用メモリセルの検査情報とにも
とづき、これら情報の誤り検出及び訂正を行う手
段とを具備することを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045852A JPS58164095A (ja) | 1982-03-23 | 1982-03-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045852A JPS58164095A (ja) | 1982-03-23 | 1982-03-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164095A JPS58164095A (ja) | 1983-09-28 |
| JPS6235198B2 true JPS6235198B2 (ja) | 1987-07-31 |
Family
ID=12730739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045852A Granted JPS58164095A (ja) | 1982-03-23 | 1982-03-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414900U (ja) * | 1990-05-30 | 1992-02-06 |
-
1982
- 1982-03-23 JP JP57045852A patent/JPS58164095A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414900U (ja) * | 1990-05-30 | 1992-02-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58164095A (ja) | 1983-09-28 |
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