JPS58164095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58164095A JPS58164095A JP57045852A JP4585282A JPS58164095A JP S58164095 A JPS58164095 A JP S58164095A JP 57045852 A JP57045852 A JP 57045852A JP 4585282 A JP4585282 A JP 4585282A JP S58164095 A JPS58164095 A JP S58164095A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Detection And Correction Of Errors (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特に固定欠陥ビットや
α線等の入射により生じるビット誤りを自動的に訂正す
る回路および訂正回路内の誤りをも訂正する回路、即ち
自己検査性を有する訂正回路を内蔵した半導体記憶装置
に関するものである。
α線等の入射により生じるビット誤りを自動的に訂正す
る回路および訂正回路内の誤りをも訂正する回路、即ち
自己検査性を有する訂正回路を内蔵した半導体記憶装置
に関するものである。
半導体メモリ内で発生するビット誤りを自動的に訂正す
る回路を内蔵した半導体記憶装置として、水平・垂直パ
リティチェック方式を一次元化し、一本のワード線に接
続しているメモリセル単位で適用させることにより、ビ
ットｉＡりを自己訂正する半導体記憶装置を先に提案し
た（特願昭５６−３７２２３号）。第１図はその原理説
明図で、４×４のマトリクス上に配置した１６個のデー
タビットに対する水平パリティビットをａで示し、垂直
パリティビットをｂで示す。なお、パリティチェックは
偶数パリティチェック方式をとるとしている、こ＼で、
データビットおよびパリティビットａ。
る回路を内蔵した半導体記憶装置として、水平・垂直パ
リティチェック方式を一次元化し、一本のワード線に接
続しているメモリセル単位で適用させることにより、ビ
ットｉＡりを自己訂正する半導体記憶装置を先に提案し
た（特願昭５６−３７２２３号）。第１図はその原理説
明図で、４×４のマトリクス上に配置した１６個のデー
タビットに対する水平パリティビットをａで示し、垂直
パリティビットをｂで示す。なお、パリティチェックは
偶数パリティチェック方式をとるとしている、こ＼で、
データビットおよびパリティビットａ。
ｂな’ｆ＄１図（ａ）の破線で示す如く移動させると、
同２次元マトリクスは第１図（ｂ）のような１次元マト
リクスに変換することができる。従って、第１図（ｂ）
の１次元マトリクスにおける２４ビツトのうち、上位１
６ビツトの中の任意の１ビツトの誤りは、同、図実線で
示すグループ毎に下位８ビツトの７ｚ ＩＪティビット
と比較することにより、誤りビット位置を検出すること
ができる。このため、上位１６ビツトの任意の１ビツト
に固定欠陥あるいは非固定的な欠陥が生じても、その欠
陥ビット位置を検出することができ、これに伴い誤り訂
正を簡単１′″−行うことができる。
同２次元マトリクスは第１図（ｂ）のような１次元マト
リクスに変換することができる。従って、第１図（ｂ）
の１次元マトリクスにおける２４ビツトのうち、上位１
６ビツトの中の任意の１ビツトの誤りは、同、図実線で
示すグループ毎に下位８ビツトの７ｚ ＩＪティビット
と比較することにより、誤りビット位置を検出すること
ができる。このため、上位１６ビツトの任意の１ビツト
に固定欠陥あるいは非固定的な欠陥が生じても、その欠
陥ビット位置を検出することができ、これに伴い誤り訂
正を簡単１′″−行うことができる。
第１図の原理を用いた従来の自己訂正半導体メモリの構
成例を第２図に示す。第２図はデータビット幅が１ビツ
トの場合の自己訂正メモリで、図中、１はメモリセルＣ
で構成されるメモリセル部、２は水平パリティセルＤｈ
で構成される水平・クリティセル部、３は垂直パリティ
セル馬で構成される垂直ハリティセル部、５Ｌ１（１−
１〜ｍ）、ＳＬＡ。
成例を第２図に示す。第２図はデータビット幅が１ビツ
トの場合の自己訂正メモリで、図中、１はメモリセルＣ
で構成されるメモリセル部、２は水平パリティセルＤｈ
で構成される水平・クリティセル部、３は垂直パリティ
セル馬で構成される垂直ハリティセル部、５Ｌ１（１−
１〜ｍ）、ＳＬＡ。
Ｓ Ｌ Ｂ 、 Ｓ Ｌ Ｏ、Ｓ Ｌ Ｄはセレクタ、
ＰＣｈは水平・クリティチェック回路、ＰＣＶは垂直ノ
くリテイチェツク回路、ＥＸｌ（ｉ＝１〜４）は排他的
論理和ゲー、ト、ＡＤ、は２人力Ａ、 Ｎ Ｄゲート、
ＯＲ，は読出時のある時刻にイネーブルとなるゲート、
ＧＷｌ（ｉ−１〜３）は書込時のある時刻にイネーブル
となるゲートである。又、ＷＬはワード線を示しており
、一本のワード線にはｋＸｍ個のメモリセルが接続され
、さも（二に個のメモリセルで構成されろ水平群グルー
プｍ（Ｉｆｆｉと、ｍ個のメモリセルで構成される垂直
群グループｌ（個に対する水平および垂直・々リティセ
ルに十ｍ個がそれぞれのワード線に接続されている、即
ち、それぞれのワード線のメモリセル配置は第１図（ｂ
）に対応する。第２図の動作は次の通りである。
ＰＣｈは水平・クリティチェック回路、ＰＣＶは垂直ノ
くリテイチェツク回路、ＥＸｌ（ｉ＝１〜４）は排他的
論理和ゲー、ト、ＡＤ、は２人力Ａ、 Ｎ Ｄゲート、
ＯＲ，は読出時のある時刻にイネーブルとなるゲート、
ＧＷｌ（ｉ−１〜３）は書込時のある時刻にイネーブル
となるゲートである。又、ＷＬはワード線を示しており
、一本のワード線にはｋＸｍ個のメモリセルが接続され
、さも（二に個のメモリセルで構成されろ水平群グルー
プｍ（Ｉｆｆｉと、ｍ個のメモリセルで構成される垂直
群グループｌ（個に対する水平および垂直・々リティセ
ルに十ｍ個がそれぞれのワード線に接続されている、即
ち、それぞれのワード線のメモリセル配置は第１図（ｂ
）に対応する。第２図の動作は次の通りである。
まず、全てのメモリセルおよびノ々リテイセルを” ｏ
”にクリアする（こ＼では偶数・々リテイを考え
、る）。書込時には、入力情報を所望のアドレスに
書込むと同時に、そのアドレスの書込み前の検査済みの
清報と入力情報の排他的論理和をとり、書込みアドレス
が関係する水平および垂直パＩＪ ｊイセルの情報を更
新する。即ち、書込時、該当ワード線を駆動して、書込
メモリセルが関係する１（個の水平ビット線グループを
セレクタＳＬＡで、同ｍ個の垂直ビット線グループをセ
レクタＳＬ１〜ＳＬｍで、水平ハリティセルの情報をセ
レクタＳ Ｌ ｃで、垂直パリティセルの情報をセレク
タＳＬＤでそれぞれ選択し、水平パリティチェック回Ｗ
！ＩＰｃｈと垂直ハリティチェック回路ＰＣＶで水平お
よび垂直・くリテイチェツクを行う。その結果、書込メ
モリセルの情報が誤っているとＡ、 Ｎ Ｄグー１−、
ＡＤｌの出力が”１″となる。書込メモリセルの情報は
セレクタ５ＩＬＢで選択され、Ａ、 Ｎ Ｉ）ゲートＡ
Ｄ１の出力と＼もに排他的論理和ゲートＥＸ１の人力と
なる。従って、書込メモリセルの情報が誤っている場合
、ＥＸｌにおいて正しい１直に訂正されて出力される。
”にクリアする（こ＼では偶数・々リテイを考え
、る）。書込時には、入力情報を所望のアドレスに
書込むと同時に、そのアドレスの書込み前の検査済みの
清報と入力情報の排他的論理和をとり、書込みアドレス
が関係する水平および垂直パＩＪ ｊイセルの情報を更
新する。即ち、書込時、該当ワード線を駆動して、書込
メモリセルが関係する１（個の水平ビット線グループを
セレクタＳＬＡで、同ｍ個の垂直ビット線グループをセ
レクタＳＬ１〜ＳＬｍで、水平ハリティセルの情報をセ
レクタＳ Ｌ ｃで、垂直パリティセルの情報をセレク
タＳＬＤでそれぞれ選択し、水平パリティチェック回Ｗ
！ＩＰｃｈと垂直ハリティチェック回路ＰＣＶで水平お
よび垂直・くリテイチェツクを行う。その結果、書込メ
モリセルの情報が誤っているとＡ、 Ｎ Ｄグー１−、
ＡＤｌの出力が”１″となる。書込メモリセルの情報は
セレクタ５ＩＬＢで選択され、Ａ、 Ｎ Ｉ）ゲートＡ
Ｄ１の出力と＼もに排他的論理和ゲートＥＸ１の人力と
なる。従って、書込メモリセルの情報が誤っている場合
、ＥＸｌにおいて正しい１直に訂正されて出力される。
書込入力情報はゲートＧＷ１、セレクタＳＬＢ、Ｓ’Ｌ
Ａの経路で該当メモリセルに書込まれる。同時に、書込
入力情報とＥＸｌの出力情報との排他的論理和がＥＸ２
でとられる。このＥＸ２の出力情報とセレクタＳＬｃの
出力との排他的論理和がＥＸ３でとられ、その結果がゲ
ートＧＷ２、セレクタＳ Ｌ Ｃの経路で水平ハリティ
部２にもどされ、書込みアドレスが関係する水平パリテ
ィセルの情報を更新する。同様に、ＥＸ２の出力情報と
セレクタＳＬＤの出力との排他的論理和がＥＸ４でとら
れ、ゲートＧＷ３１．セレクタＳＬｃの経路により、書
込アドレスが関係する垂直パリティセルの情報を更新す
る。
Ａの経路で該当メモリセルに書込まれる。同時に、書込
入力情報とＥＸｌの出力情報との排他的論理和がＥＸ２
でとられる。このＥＸ２の出力情報とセレクタＳＬｃの
出力との排他的論理和がＥＸ３でとられ、その結果がゲ
ートＧＷ２、セレクタＳ Ｌ Ｃの経路で水平ハリティ
部２にもどされ、書込みアドレスが関係する水平パリテ
ィセルの情報を更新する。同様に、ＥＸ２の出力情報と
セレクタＳＬＤの出力との排他的論理和がＥＸ４でとら
れ、ゲートＧＷ３１．セレクタＳＬｃの経路により、書
込アドレスが関係する垂直パリティセルの情報を更新す
る。
一方、読出時には、読出メモリセルが接続している一本
のワード線を活性化することにより、そのワード線（−
接続している全メモリセル情報および全パリティセル情
報がｋＸｍ本のメモリセル用ビット線およびに十ｍ本の
）々リテイセル用ビット線上にそれぞれ現れる。その中
で読出しメモリセルが関係する水平ビット線グループ（
ｋ個のメモリセルで構成）と垂直ビット線グループ（ｍ
個のメモリセルで構成）がＳＬＡおよびＳＬ１〜ＳＬｍ
で選択されると同時に、その２つのグループのノ＜リテ
イ情報を記憶している水平および垂直ノ（リテイセルが
ＳＬｃおよびＳＬＤで選択され、それらの情報がＰＣｈ
およびＰＣＶに入力される。そして、書込みのときと同
様に一ヒ記２つのグループのパリティが検査され、共に
誤りが検出された場合にのみ、ＡＤｌの出力が” １
”となり、５ＩＪＢで選択された読出しメモリセルの情
報がＥＸｌにおいて訂正され出力されると同時に、訂正
後の情報がゲートＧＪ、セレクタＳ Ｌ Ｂ 、 Ｓ
Ｌ Ａの経路により該当メモリセノｌ（に４再記憶され
る。
のワード線を活性化することにより、そのワード線（−
接続している全メモリセル情報および全パリティセル情
報がｋＸｍ本のメモリセル用ビット線およびに十ｍ本の
）々リテイセル用ビット線上にそれぞれ現れる。その中
で読出しメモリセルが関係する水平ビット線グループ（
ｋ個のメモリセルで構成）と垂直ビット線グループ（ｍ
個のメモリセルで構成）がＳＬＡおよびＳＬ１〜ＳＬｍ
で選択されると同時に、その２つのグループのノ＜リテ
イ情報を記憶している水平および垂直ノ（リテイセルが
ＳＬｃおよびＳＬＤで選択され、それらの情報がＰＣｈ
およびＰＣＶに入力される。そして、書込みのときと同
様に一ヒ記２つのグループのパリティが検査され、共に
誤りが検出された場合にのみ、ＡＤｌの出力が” １
”となり、５ＩＪＢで選択された読出しメモリセルの情
報がＥＸｌにおいて訂正され出力されると同時に、訂正
後の情報がゲートＧＪ、セレクタＳ Ｌ Ｂ 、 Ｓ
Ｌ Ａの経路により該当メモリセノｌ（に４再記憶され
る。
以」―のように、第２図の構成とすることにより、ワー
ド線あたり１ビツトの誤りを自己訂正することが可能と
なる。しかしながら、この従来例においては、水平およ
び垂直パリティ情報を記憶する水平および垂直パリティ
セル部には誤りが生じないという前提条件があり、実用
上においては歩留りあるいは信頼性の向」−という面に
おいて問題がある。
ド線あたり１ビツトの誤りを自己訂正することが可能と
なる。しかしながら、この従来例においては、水平およ
び垂直パリティ情報を記憶する水平および垂直パリティ
セル部には誤りが生じないという前提条件があり、実用
上においては歩留りあるいは信頼性の向」−という面に
おいて問題がある。
本発明は」−記従来の欠点を解決するために、第２図の
自己訂正メモリに水平および垂直パリティ情報を検査す
る回路を付加することにより、メモリヒル部のビット誤
りのみならず検査セルのピッ］・誤りをも訂正できるよ
うにしたものであり、以下、図面を用いて詳細に説明す
る。
自己訂正メモリに水平および垂直パリティ情報を検査す
る回路を付加することにより、メモリヒル部のビット誤
りのみならず検査セルのピッ］・誤りをも訂正できるよ
うにしたものであり、以下、図面を用いて詳細に説明す
る。
第３図は本発明の一実施例であり、第２図の従来例に、
４のＤｐで示すｍ個の水平パリティ情動パリティ（１り
個の垂直パリティ情報のパリティと等しい）を記憶する
パリティ検査セルから構成されるハリティ検査セル部、
ＰＣ】、ＰＣ２なる水平および垂直パリティセル情報の
パリティを調べるパリティチェック回路、ＡＤｌ（ｉ＝
２．３．４ ）なるパリティ情報の訂正信号を発生する
ＡＮＤゲート、ＥＸＨ（ｉ＝６．７．８ ）なるパリテ
ィ情報の訂正を行う排他的論理和ゲート、ＥＸ５なる検
査セルＤ、の情報を書込み情報に従い更新する排他的論
理和ゲート、ＧＲｌ（＋ −２、３、４）なるＯＲ。
４のＤｐで示すｍ個の水平パリティ情動パリティ（１り
個の垂直パリティ情報のパリティと等しい）を記憶する
パリティ検査セルから構成されるハリティ検査セル部、
ＰＣ】、ＰＣ２なる水平および垂直パリティセル情報の
パリティを調べるパリティチェック回路、ＡＤｌ（ｉ＝
２．３．４ ）なるパリティ情報の訂正信号を発生する
ＡＮＤゲート、ＥＸＨ（ｉ＝６．７．８ ）なるパリテ
ィ情報の訂正を行う排他的論理和ゲート、ＥＸ５なる検
査セルＤ、の情報を書込み情報に従い更新する排他的論
理和ゲート、ＧＲｌ（＋ −２、３、４）なるＯＲ。
と同機能のゲート、およびＧＷ４なるＧＷ、と同機能の
ゲートを付加したものである。第３図の動作は次の通り
である。 Ｎまず、
全メモリセル１、全ハリティセル２，３および全パリテ
ィ検査セル４をクリアする。書込時には、従来例の第２
図と同様に、入力情報なゲートＧＷ１、セレクタＳＬＢ
、ＳＬＡの経路で該当メ−Ｅ ＩＪ セルに書込むと同
時に、そのアドレスの簀込み前の検査済みの情報と人力
情報の排他的論理和をとり、書込みアドレスが関係する
水平および垂直パリティセル情報を更新するとともに、
パリティ検査セルＤｐの情報をも書込み入力情報に従い
更新する。この時、水平および垂直パリティセル、さら
にパリティ検査セルに誤りがあると、次のようにして、
その訂正済み情報が用いられる。
ゲートを付加したものである。第３図の動作は次の通り
である。 Ｎまず、
全メモリセル１、全ハリティセル２，３および全パリテ
ィ検査セル４をクリアする。書込時には、従来例の第２
図と同様に、入力情報なゲートＧＷ１、セレクタＳＬＢ
、ＳＬＡの経路で該当メ−Ｅ ＩＪ セルに書込むと同
時に、そのアドレスの簀込み前の検査済みの情報と人力
情報の排他的論理和をとり、書込みアドレスが関係する
水平および垂直パリティセル情報を更新するとともに、
パリティ検査セルＤｐの情報をも書込み入力情報に従い
更新する。この時、水平および垂直パリティセル、さら
にパリティ検査セルに誤りがあると、次のようにして、
その訂正済み情報が用いられる。
書込みアドレスが関係するｍ個の全水平パリティセル情
報と同１個のハリティ検査セル情報とをパリティチェッ
ク回路ＰＣＩに入力してパリティチェックを行い、その
結果をＡＮＤゲートＡＤ２の一方の入力とする。ＡＮＤ
ゲー）Ａ２の他方の入力には水平パリティチェック回路
ＰＣｈの出力を与える３従って、ＳＬｃにより選択され
た簀込みアドレスに関係する水平パリティ情報に誤りが
あると、ＡＮＤゲー）ＡＤ２の出力はパ１″′となり、
ＥＸ６により誤りが訂正される。この訂正後の水平パリ
ティ情報とＥＸ２の出力との排他的論理和をＥＸ３でと
り、ゲートＧＷ２、セレクタＳＬｃの経路で水平パリテ
ィ部２にもどす。又、書込みアドレスが関係する１く個
の全垂直パリティセル情報と同１個のパリティ検査セル
情報とをパリティチェック回路ＰＣ２に入力し、その結
果をＡ、 Ｎ ＤゲートＡＩ）３の一方の入力とする。
報と同１個のハリティ検査セル情報とをパリティチェッ
ク回路ＰＣＩに入力してパリティチェックを行い、その
結果をＡＮＤゲートＡＤ２の一方の入力とする。ＡＮＤ
ゲー）Ａ２の他方の入力には水平パリティチェック回路
ＰＣｈの出力を与える３従って、ＳＬｃにより選択され
た簀込みアドレスに関係する水平パリティ情報に誤りが
あると、ＡＮＤゲー）ＡＤ２の出力はパ１″′となり、
ＥＸ６により誤りが訂正される。この訂正後の水平パリ
ティ情報とＥＸ２の出力との排他的論理和をＥＸ３でと
り、ゲートＧＷ２、セレクタＳＬｃの経路で水平パリテ
ィ部２にもどす。又、書込みアドレスが関係する１く個
の全垂直パリティセル情報と同１個のパリティ検査セル
情報とをパリティチェック回路ＰＣ２に入力し、その結
果をＡ、 Ｎ ＤゲートＡＩ）３の一方の入力とする。
ＡＮＤゲ〜ＩＡＤ３の他方の入力には垂直パリティチェ
ック回路ＰＣＶの出力を与える。従って、ＳＬＤにより
選択された該当垂直ハＩＪティ情報に誤りがあると、Ａ
ＮＤゲートＡＤ３の出力は”′１″′となり、ＥＸｌに
より訂正される。この訂正後の垂直パリティ情報とＥＸ
２の出力との排他的論理和をＥＸ４でとり、ゲートＧＷ
３、セレクタＳＬＤの経路で垂直パリティ部３にもどす
。更に、パリティチェック回路ＰＣ１，ＰＣ２の出力の
論理積をＡＮＤゲートＡＤ４でとることにより、パリテ
ィ検査セル清報がチェックされる。該パリティ検査セル
情報が誤っていると、ＡＮＤゲートＡＤ４の出力が°゛
１″″となり、該誤りはＥＸ８で訂正される。この訂正
後のパリティ検査セル情報とＥＸ２の出力との排他的論
理和をＥＸ５でとり、ゲートＧＷ４を介してバリティ検
査セル部４にもどす。
ック回路ＰＣＶの出力を与える。従って、ＳＬＤにより
選択された該当垂直ハＩＪティ情報に誤りがあると、Ａ
ＮＤゲートＡＤ３の出力は”′１″′となり、ＥＸｌに
より訂正される。この訂正後の垂直パリティ情報とＥＸ
２の出力との排他的論理和をＥＸ４でとり、ゲートＧＷ
３、セレクタＳＬＤの経路で垂直パリティ部３にもどす
。更に、パリティチェック回路ＰＣ１，ＰＣ２の出力の
論理積をＡＮＤゲートＡＤ４でとることにより、パリテ
ィ検査セル清報がチェックされる。該パリティ検査セル
情報が誤っていると、ＡＮＤゲートＡＤ４の出力が°゛
１″″となり、該誤りはＥＸ８で訂正される。この訂正
後のパリティ検査セル情報とＥＸ２の出力との排他的論
理和をＥＸ５でとり、ゲートＧＷ４を介してバリティ検
査セル部４にもどす。
次に読出し時には、やはり第２図と同様に所望のメモリ
セル情報を読出すと同時に、読出メモリセルが関係する
水下ビット線群グループと垂直ビット線群グループを選
択して１）Ｃ１４，ＰＣｖによりパリティチェックを行
い、読出し情報に誤りがあるとＥＸｌで訂正して出力す
るとともに、ゲートＧＲ１、セレクタＳＬＢ、ＳＬへの
経路により該当メモリセルに再記憶する。更に、この読
出メモリセルに関係する水平ハリティ情報および垂直パ
リティ情報を検査するため、書込みのときと同様に、そ
れぞれＰＣｈとＰＣｌおよびＰＣｖとＰＣ２なるパリテ
ィチェック回路の出力の論理積をＡＮＤゲートＡ、Ｄ
２． Ａ、Ｄ ３でとる。そして、それぞれＡＮＤゲー
トＡＤ２．ＡＤ３の出力とＳＬｏ、ＳＬＤの出力との排
他的論理和をＥ Ｘ ６ ＋ Ｅ Ｘ ７でとって、木
毛パリティ情報および垂直ハＩＪティ情報の誤りを訂正
し、それぞれケー１ＧＲ２とセレクタＳＬＣおよびゲー
ト（］Ｒ：＋とセレクタＳＬＤの経路で水平パリティ部
２および垂直パリティ部３にもとす。同時に、パリティ
検査セルの情報を検査・訂正するため、ＰＣ，とＰＣ２
の出力の論理積をＡＮＤゲートＡＤ４でとり、該パリテ
ィ検査セルに誤りがある場合、それをＥＸ８で訂正し、
ケートＧＲ４を介してハリティ検査セル部４にもどす。
セル情報を読出すと同時に、読出メモリセルが関係する
水下ビット線群グループと垂直ビット線群グループを選
択して１）Ｃ１４，ＰＣｖによりパリティチェックを行
い、読出し情報に誤りがあるとＥＸｌで訂正して出力す
るとともに、ゲートＧＲ１、セレクタＳＬＢ、ＳＬへの
経路により該当メモリセルに再記憶する。更に、この読
出メモリセルに関係する水平ハリティ情報および垂直パ
リティ情報を検査するため、書込みのときと同様に、そ
れぞれＰＣｈとＰＣｌおよびＰＣｖとＰＣ２なるパリテ
ィチェック回路の出力の論理積をＡＮＤゲートＡ、Ｄ
２． Ａ、Ｄ ３でとる。そして、それぞれＡＮＤゲー
トＡＤ２．ＡＤ３の出力とＳＬｏ、ＳＬＤの出力との排
他的論理和をＥ Ｘ ６ ＋ Ｅ Ｘ ７でとって、木
毛パリティ情報および垂直ハＩＪティ情報の誤りを訂正
し、それぞれケー１ＧＲ２とセレクタＳＬＣおよびゲー
ト（］Ｒ：＋とセレクタＳＬＤの経路で水平パリティ部
２および垂直パリティ部３にもとす。同時に、パリティ
検査セルの情報を検査・訂正するため、ＰＣ，とＰＣ２
の出力の論理積をＡＮＤゲートＡＤ４でとり、該パリテ
ィ検査セルに誤りがある場合、それをＥＸ８で訂正し、
ケートＧＲ４を介してハリティ検査セル部４にもどす。
以」−のような動作により、書込み／読出しメモリセル
情報の検査・訂正を行うと同時に、その検査情報を記憶
する水平および垂直パリティ情報、そしてハリティ検査
情報の検査・訂正も行う、いわゆる自己検査性を有する
自己訂正メモリが実現で゛きる。ところで゛、第３図で
゛は、通常の読出し動作時に読出しメモリセル、それに
関係する水平パリティセル、垂直パリティセル、および
ハリティ検査セルの４つのセル情報の誤り検査・訂正を
同時に実行させる構成となっているが、誤り検査。
情報の検査・訂正を行うと同時に、その検査情報を記憶
する水平および垂直パリティ情報、そしてハリティ検査
情報の検査・訂正も行う、いわゆる自己検査性を有する
自己訂正メモリが実現で゛きる。ところで゛、第３図で
゛は、通常の読出し動作時に読出しメモリセル、それに
関係する水平パリティセル、垂直パリティセル、および
ハリティ検査セルの４つのセル情報の誤り検査・訂正を
同時に実行させる構成となっているが、誤り検査。
訂正を１個ずつ順次実行させることにより、パリティチ
ェック回路の個数を低減化させることかできる。第４図
にその場合の実施例を示す。
ェック回路の個数を低減化させることかできる。第４図
にその場合の実施例を示す。
第４図の場合、第３図と比較して、パリティチェック回
路を共用させるためにＰＣ，、ＰＣ２が存在せず、その
代わりにＩ）（４，、ＰＣＶの入力端にセレクタＳＬＥ
、ＳＬＦ、誤り訂正信号を発生するＡＮＤゲートＡＤ
１の出力端にセレクタＳＬＧを設け、誤り訂正対象がメ
モリセルか、水平パリティセルか、垂直パリティセルか
、あるいはハリティ検査セルかを制御する。即ち、メモ
リセルの検査を実行ずろときには、ＰＣｈの入力として
ＳＬＡおよびＳＬｃの出力を、またＰ Ｃ，Ｖの入力と
して５Ｊ（ｉ−１〜ｍ）およびＳＬＤの出力を、またＡ
Ｄｌの出力なＥＸｌの入力に、それぞれ接続するように
する。
路を共用させるためにＰＣ，、ＰＣ２が存在せず、その
代わりにＩ）（４，、ＰＣＶの入力端にセレクタＳＬＥ
、ＳＬＦ、誤り訂正信号を発生するＡＮＤゲートＡＤ
１の出力端にセレクタＳＬＧを設け、誤り訂正対象がメ
モリセルか、水平パリティセルか、垂直パリティセルか
、あるいはハリティ検査セルかを制御する。即ち、メモ
リセルの検査を実行ずろときには、ＰＣｈの入力として
ＳＬＡおよびＳＬｃの出力を、またＰ Ｃ，Ｖの入力と
して５Ｊ（ｉ−１〜ｍ）およびＳＬＤの出力を、またＡ
Ｄｌの出力なＥＸｌの入力に、それぞれ接続するように
する。
水平パリティセルの検査を実行するときには、ＰＣｈの
人力としてＳＬＡおよびｓＬｃの出力を、ＰＣＶの入力
として水型−パリテイセル部２およびパリティ検査セル
部４の出力を、またＡＤ、の出力をＥＸ３の入力に、そ
れぞれ接続するようにする。垂直パリティセルの検査を
実行するときには、ＰＣｈの入力として垂直ハリティセ
ル部３およびパリティ検査セル部４の出力を、ＰＣｖの
入力として５Ｌｉ（ｉ＝１〜ｍ）およびＳ Ｌ Ｄの出
力を、またＡＤｌの出力をＥＸ４の入力に、それぞれ接
続するようにする。またパリティ検査セルの検査を実行
するときには、ＰＣｈの入力とじで垂直パリティセル部
３およびパリティ検査セル部４の出力を、ＰＣＶの人力
として水平および垂直パリティセル部２，３の出力を、
またＡＤ、の出力をＥＸ５の入力に接続するようにする
。なお、ＧＲＷ １（＋−１〜３）は動作時のある時刻
にイネーブルとなるゲートを意味している。
人力としてＳＬＡおよびｓＬｃの出力を、ＰＣＶの入力
として水型−パリテイセル部２およびパリティ検査セル
部４の出力を、またＡＤ、の出力をＥＸ３の入力に、そ
れぞれ接続するようにする。垂直パリティセルの検査を
実行するときには、ＰＣｈの入力として垂直ハリティセ
ル部３およびパリティ検査セル部４の出力を、ＰＣｖの
入力として５Ｌｉ（ｉ＝１〜ｍ）およびＳ Ｌ Ｄの出
力を、またＡＤｌの出力をＥＸ４の入力に、それぞれ接
続するようにする。またパリティ検査セルの検査を実行
するときには、ＰＣｈの入力とじで垂直パリティセル部
３およびパリティ検査セル部４の出力を、ＰＣＶの人力
として水平および垂直パリティセル部２，３の出力を、
またＡＤ、の出力をＥＸ５の入力に接続するようにする
。なお、ＧＲＷ １（＋−１〜３）は動作時のある時刻
にイネーブルとなるゲートを意味している。
す、」−１第４図のようにＳＬＥ、、８ＬＦ 、および
ＳＬＧを制御してやることにより、誤り訂正対象を自由
に選択することができ、一対の水平および垂直パリティ
チェック回路で自己検査性自己証正メモリが構成できる
。なお、この制御方式は自由に選択することができ、メ
モリセル部の誤り検査ならびに訂正は読出時に、水平お
よび垂直パリティセルまたハリティ検査セルの誤り検査
ならびに訂正はりフレツンユ時に行う方式をはじめとし
て、各種考えられる。
ＳＬＧを制御してやることにより、誤り訂正対象を自由
に選択することができ、一対の水平および垂直パリティ
チェック回路で自己検査性自己証正メモリが構成できる
。なお、この制御方式は自由に選択することができ、メ
モリセル部の誤り検査ならびに訂正は読出時に、水平お
よび垂直パリティセルまたハリティ検査セルの誤り検査
ならびに訂正はりフレツンユ時に行う方式をはじめとし
て、各種考えられる。
便宜」二、第３図及び第４図においては、ともに複数ワ
ード×１ビット構成のメモリを対象とじたが、複数ワー
ド×多ビット構成のメモリにも容易に拡張できるのは明
らかである。また、説明の簡単化のため、検査ビットを
１ビツトのパリティ情報としたが、２ビツト以」−の検
査ビットで構成させることにより、ワード線あたり２ピ
ツトリ、上の誤りを訂正する自己検査性自己訂正メモリ
を実現することもＩ″ｉ１能である。
ード×１ビット構成のメモリを対象とじたが、複数ワー
ド×多ビット構成のメモリにも容易に拡張できるのは明
らかである。また、説明の簡単化のため、検査ビットを
１ビツトのパリティ情報としたが、２ビツト以」−の検
査ビットで構成させることにより、ワード線あたり２ピ
ツトリ、上の誤りを訂正する自己検査性自己訂正メモリ
を実現することもＩ″ｉ１能である。
以−１−説明したように、本発明では、メモリセル部の
自己訂正機能のみならず検査セル部の自己訂正機能も有
しているので、従来のメモリセル部のみの自己訂正機能
を有する半導体記憶装置と比較して、歩留まり向上およ
び信頼性向上に更に寄与するという利点がある。
自己訂正機能のみならず検査セル部の自己訂正機能も有
しているので、従来のメモリセル部のみの自己訂正機能
を有する半導体記憶装置と比較して、歩留まり向上およ
び信頼性向上に更に寄与するという利点がある。
第１図は本発明で対象とする自己訂正半導体メモリの原
理説明図、第２図は従来の自己訂正半導体メモリの構成
例を示す図、第３図及び第４図は本発明の一実施例を示
す図である。 １・・メモリセル部、２ 水平パリティセル部、３・・
垂直パリティセル部、４・・パリティ検査セル部、ＳＬ
Ａ、ＳＬＢ、ＳＬＣ、ＳＬＡ）、ＳＬＥ、ＳＬＦ、ＳＬ
Ｇ、ＳＮ、１ （１−１〜ｍ）・・ セレクタ、ＰＣｌ
ｌ・・水手パリティチェック回路、ＰＣＶ・・・垂直パ
リティチェック回路、ＰＣＩ、ＰＣ２・・パリティチェ
ック回路。 、１″−。 代理人 弁理士 鈴 木 誠・ 第１ （（１’） ＋−―■瞬−伊−」嗜ＩＩ
理説明図、第２図は従来の自己訂正半導体メモリの構成
例を示す図、第３図及び第４図は本発明の一実施例を示
す図である。 １・・メモリセル部、２ 水平パリティセル部、３・・
垂直パリティセル部、４・・パリティ検査セル部、ＳＬ
Ａ、ＳＬＢ、ＳＬＣ、ＳＬＡ）、ＳＬＥ、ＳＬＦ、ＳＬ
Ｇ、ＳＮ、１ （１−１〜ｍ）・・ セレクタ、ＰＣｌ
ｌ・・水手パリティチェック回路、ＰＣＶ・・・垂直パ
リティチェック回路、ＰＣＩ、ＰＣ２・・パリティチェ
ック回路。 、１″−。 代理人 弁理士 鈴 木 誠・ 第１ （（１’） ＋−―■瞬−伊−」嗜ＩＩ
Claims (1)
- （１）情報を記憶するメモリセルと、複数のビット線お
よびワード線とを有する半導体記憶装置において、前記
複数のビット線のそれぞれを第１および第２のビット線
群に所属させ、共通するビット線群に所属するビット線
を所定数単位でグループ化したときのビット線群グルー
プの数に対応した第１検査用ピツト線と、１組の第２検
査用ビツト線と、前記第１検査用ビツト線のそれぞれに
接続されて前記ワード線により活性化される複数の第１
検査用メモリセルと、前記第２検査用ビツト線のそれぞ
れ（−接続されて前記ワード線により活性化される複数
の＠２検査用メモリセルと、前記メモリセルに記憶させ
る複数のビット情報に関する検査情報を前記第１検査用
メモリセルに記憶させる手段と、前記第１検査用メモリ
セルに記憶させる複数のビット情報に関する検査情報を
前記第２検査用メモリセルに記憶させる手段とを具備す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045852A JPS58164095A (ja) | 1982-03-23 | 1982-03-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045852A JPS58164095A (ja) | 1982-03-23 | 1982-03-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164095A true JPS58164095A (ja) | 1983-09-28 |
| JPS6235198B2 JPS6235198B2 (ja) | 1987-07-31 |
Family
ID=12730739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045852A Granted JPS58164095A (ja) | 1982-03-23 | 1982-03-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164095A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414900U (ja) * | 1990-05-30 | 1992-02-06 |
-
1982
- 1982-03-23 JP JP57045852A patent/JPS58164095A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235198B2 (ja) | 1987-07-31 |
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