JPS6233475A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6233475A JPS6233475A JP17340985A JP17340985A JPS6233475A JP S6233475 A JPS6233475 A JP S6233475A JP 17340985 A JP17340985 A JP 17340985A JP 17340985 A JP17340985 A JP 17340985A JP S6233475 A JPS6233475 A JP S6233475A
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- JP
- Japan
- Prior art keywords
- fet
- gate
- drain
- electrode
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に半導体装置に関し、特にマイクロ波用電界効果
トランジスタを含む半導体装１ｊｔＶＣ関する。
トランジスタを含む半導体装１ｊｔＶＣ関する。
マイクロ波用の電界効果トランジスタ（以下ＦＥＴと称
す）、特１ＣＧａＡｓＦＥＴ ｎ現今高周波・高Ｗ力化
が一層進みマイクロ波通信機用に広く使われる工うにな
ってきている。
す）、特１ＣＧａＡｓＦＥＴ ｎ現今高周波・高Ｗ力化
が一層進みマイクロ波通信機用に広く使われる工うにな
ってきている。
従来、この種の高周波・高出力用Ｂ’ Ｅ Ｔに、高周
波特性を損わずに高出力化を連取する定め、一つのパッ
ケージに複数のＦＥＴチップを単に並列に結合するいわ
ゆるマルチチップ１式を採用しｔ構造となっていた。
波特性を損わずに高出力化を連取する定め、一つのパッ
ケージに複数のＦＥＴチップを単に並列に結合するいわ
ゆるマルチチップ１式を採用しｔ構造となっていた。
上述した従来のマルチチップ１式のＦＥＴ１ｈ、全体的
にバランスのと’ｎ九動作をさせる為に、特性のそろっ
友ばらつきの少い複数のＰＥＴチップ七用いており、し
かも各ＦＥＴチッグ間の動作点の差を緩和することや不
必要な発振を抑えるために、並列に並ぺら４．たＦＥＴ
テップの隣り同士のゲート電極及びドレイン電極全各々
ボンディング線で接続した構造となっている。しかし、
従来のマルチチップ１式でに、完全にバランスのとれｔ
動作を保つということが難かしく、例えば、第１番目の
ＦＥＴチップのゲート電極→第１番目のＦＥＴ１！極な
どという発振ループが存在するので、不必要な発振を完
全に抑えることができないという欠点がある。
にバランスのと’ｎ九動作をさせる為に、特性のそろっ
友ばらつきの少い複数のＰＥＴチップ七用いており、し
かも各ＦＥＴチッグ間の動作点の差を緩和することや不
必要な発振を抑えるために、並列に並ぺら４．たＦＥＴ
テップの隣り同士のゲート電極及びドレイン電極全各々
ボンディング線で接続した構造となっている。しかし、
従来のマルチチップ１式でに、完全にバランスのとれｔ
動作を保つということが難かしく、例えば、第１番目の
ＦＥＴチップのゲート電極→第１番目のＦＥＴ１！極な
どという発振ループが存在するので、不必要な発振を完
全に抑えることができないという欠点がある。
本発明の目的に、マルチチップ万代のＦＥＴにおける不
必要な発振を防止することができる半導体装置を提供す
ることにある。
必要な発振を防止することができる半導体装置を提供す
ることにある。
本発明の半導体装置ニ雷界効果トランジスタと、該電界
効果トランジスタのゲート［極に一端が接続するゲート
結合抵抗体と、前記面界効果トランジスタのドレイン電
極に一端が接続するドレイン結合抵抗体と、前記ゲート
結合抵抗体の他端に接続するゲート結合電極と、前記ド
レイン結合抵抗体の他端ｖｃ接続するドレイン結合を極
とが半導体基板に形５ｙ、でれて成る。
効果トランジスタのゲート［極に一端が接続するゲート
結合抵抗体と、前記面界効果トランジスタのドレイン電
極に一端が接続するドレイン結合抵抗体と、前記ゲート
結合抵抗体の他端に接続するゲート結合電極と、前記ド
レイン結合抵抗体の他端ｖｃ接続するドレイン結合を極
とが半導体基板に形５ｙ、でれて成る。
次に、本発明の実施例について図面全参照して説明する
。
。
第１図は本発明の一実施例を示す平面図である。
この実施例に、ＦＥＴ１と、ＦＥＴＩのゲート電極３に
一端が接続するゲート結合抵抗体６ａ及び６ｂと、Ｆ
Ｅ Ｔ ｌ （Ｄ ）”ｌ／（７１ｉ＠４ ＩＣ一端’
ｌｌ’Ｗ続するドレイン結合抵抗体８ａ及び８ｂと、ゲ
ート結合抵抗体６ａ及び６ｂの他端にそｎぞれ接続する
ゲート結合電極５ａ及び５ｂと、ドレイン結合抵抗体の
他端にそれぞれＮ続するドレイン結合電極７ａ及び７ｂ
とが半導体基板に形成これている。
一端が接続するゲート結合抵抗体６ａ及び６ｂと、Ｆ
Ｅ Ｔ ｌ （Ｄ ）”ｌ／（７１ｉ＠４ ＩＣ一端’
ｌｌ’Ｗ続するドレイン結合抵抗体８ａ及び８ｂと、ゲ
ート結合抵抗体６ａ及び６ｂの他端にそｎぞれ接続する
ゲート結合電極５ａ及び５ｂと、ドレイン結合抵抗体の
他端にそれぞれＮ続するドレイン結合電極７ａ及び７ｂ
とが半導体基板に形成これている。
第２図は第１図に示す一実施ｆｌ＋の等価回路図である
。
。
本実施例の半導体装置でに、ＦＥＴＩのゲート電極３と
ゲート結合電極５ａ及び５ｂとの間にゲート結合抵抗６
ａ及び６ｂがあり、を九ＦＥＴ１のドレイン電極４とド
レイン結合電極７ａ及び７ｂとの間にドレイン結合抵抗
体８ａ及び８ｂがある。
ゲート結合電極５ａ及び５ｂとの間にゲート結合抵抗６
ａ及び６ｂがあり、を九ＦＥＴ１のドレイン電極４とド
レイン結合電極７ａ及び７ｂとの間にドレイン結合抵抗
体８ａ及び８ｂがある。
従って、この半導体装ａｔ複数個並列に結合しｔマイク
ロ波ＦＥＴｏ、隣り合う半導体装置のゲート結合電極同
士及びドレイン結合電極同士をそれぞｎｗ続すると、発
振ループが、例えば、第１番目のＦＥＴのゲート電極−
第１番目のＦＥＴのドレイン電極→第１番目のＦＥＴの
ドレイン結合抵抗体→第２番目ＯＦ Ｅ Ｔのドレイン
結合抵抗体→第２番目のＦ Ｅ Ｔのドレイン電極→ｌ
！２番目０ＦＥＴのゲートｇ極→第２番目のＦ’ＥＴの
ゲート結合抵 ｄ抗体−・第１番目のＦＥＴのゲート結
合抵抗体→第１番目のゲート７Ｆ極という抵抗体を直列
に含む形となり、この抵抗体の働きに工って発振ループ
に流れるｉｌｒ流を減衰させ発振を停止させることがで
きる。
ロ波ＦＥＴｏ、隣り合う半導体装置のゲート結合電極同
士及びドレイン結合電極同士をそれぞｎｗ続すると、発
振ループが、例えば、第１番目のＦＥＴのゲート電極−
第１番目のＦＥＴのドレイン電極→第１番目のＦＥＴの
ドレイン結合抵抗体→第２番目ＯＦ Ｅ Ｔのドレイン
結合抵抗体→第２番目のＦ Ｅ Ｔのドレイン電極→ｌ
！２番目０ＦＥＴのゲートｇ極→第２番目のＦ’ＥＴの
ゲート結合抵 ｄ抗体−・第１番目のＦＥＴのゲート結
合抵抗体→第１番目のゲート７Ｆ極という抵抗体を直列
に含む形となり、この抵抗体の働きに工って発振ループ
に流れるｉｌｒ流を減衰させ発振を停止させることがで
きる。
ま九、本実施例では、ＦＥＴＩの両側にゲート結合抵抗
体６ａ及び６ｂ、ゲート邪合電極５ａ及び５ｂ、 ド
レイン結合抵抗体８ａ及び８ｂ、並びにドレイン結合電
極７ａ及び７ｂと各々２つづつ奮する構造となっている
が、本発明の半導体装置でに特に２つづつの構造に限る
ものではない。
体６ａ及び６ｂ、ゲート邪合電極５ａ及び５ｂ、 ド
レイン結合抵抗体８ａ及び８ｂ、並びにドレイン結合電
極７ａ及び７ｂと各々２つづつ奮する構造となっている
が、本発明の半導体装置でに特に２つづつの構造に限る
ものではない。
ｉルチチップ方式で構取される高周波・高出力用ＦＥＴ
Ｖｃおいて隣り合うＦ’ＥＴチップ間のゲート電極及び
ドレイン電極が各々抵抗体を介して結合さ九るので、上
述した工うに発振ループによる発振を完全にとめるとい
う効果がある。
Ｖｃおいて隣り合うＦ’ＥＴチップ間のゲート電極及び
ドレイン電極が各々抵抗体を介して結合さ九るので、上
述した工うに発振ループによる発振を完全にとめるとい
う効果がある。
第１図に本発明の一実施例の平面図、第２図に第１図に
示す一実施例の等価回路図である。 １・・・・・・ＰＥＴ、２ａ、２ｂ・・・・・・ソース
電極、３・・・・・・ゲート電極、４・・・・・・ドレ
イン、５ａ、５ｂ・曲・ゲート結合電極、６ａ、６ｂ・
・・・・・ゲート結合抵抗体、７ａ、７ｂ・・・・・・
ドレイン結合電極、ｓａ、ｓｂ・・・・・・ドレイン結
合抵抗体、９・・・・・・半導体基板。 代理人 弁理士 内 原 旨。
示す一実施例の等価回路図である。 １・・・・・・ＰＥＴ、２ａ、２ｂ・・・・・・ソース
電極、３・・・・・・ゲート電極、４・・・・・・ドレ
イン、５ａ、５ｂ・曲・ゲート結合電極、６ａ、６ｂ・
・・・・・ゲート結合抵抗体、７ａ、７ｂ・・・・・・
ドレイン結合電極、ｓａ、ｓｂ・・・・・・ドレイン結
合抵抗体、９・・・・・・半導体基板。 代理人 弁理士 内 原 旨。
Claims (1)
- 電界効果トランジスタと、該電界効果トランジスタのゲ
ート電極に一端が接続するゲート結合抵抗体と、前記電
界効果トランジスタのドレイン電極に一端が接続するド
レイン結合抵抗体と、前記ゲート結合抵抗体の他端に接
続するゲート結合電極と、前記ドレイン結合抵抗体の他
端に接続するドレイン結合電極とが半導体基板に形成さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17340985A JPS6233475A (ja) | 1985-08-06 | 1985-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17340985A JPS6233475A (ja) | 1985-08-06 | 1985-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233475A true JPS6233475A (ja) | 1987-02-13 |
Family
ID=15959893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17340985A Pending JPS6233475A (ja) | 1985-08-06 | 1985-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465850B1 (en) | 1999-04-12 | 2002-10-15 | Nec Corporation | Semiconductor device |
| US7442959B2 (en) | 2000-12-15 | 2008-10-28 | Hitachi, Ltd. | Semiconductor device having identification number, manufacturing method thereof and electronic device |
-
1985
- 1985-08-06 JP JP17340985A patent/JPS6233475A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465850B1 (en) | 1999-04-12 | 2002-10-15 | Nec Corporation | Semiconductor device |
| US7442959B2 (en) | 2000-12-15 | 2008-10-28 | Hitachi, Ltd. | Semiconductor device having identification number, manufacturing method thereof and electronic device |
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