JPS62278681A - 画像縮小装置 - Google Patents
画像縮小装置Info
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- JPS62278681A JPS62278681A JP61121545A JP12154586A JPS62278681A JP S62278681 A JPS62278681 A JP S62278681A JP 61121545 A JP61121545 A JP 61121545A JP 12154586 A JP12154586 A JP 12154586A JP S62278681 A JPS62278681 A JP S62278681A
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000011946 reduction process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- GEHJYWRUCIMESM-UHFFFAOYSA-L sodium sulphite Substances [Na+].[Na+].[O-]S([O-])=O GEHJYWRUCIMESM-UHFFFAOYSA-L 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は、画像処理等における縮小処理を実現する画像
縮小装置に関する。
縮小装置に関する。
従来の技術
従来この種の装置は、第５図に示すようＫ、２値画像情
報をビットイメージとして格納する画像メモリ１と、縮
小処理のために必要となる画像データａ’（−画像メモ
リ１から読み出し、原画素情報ｂ１縮小ライン情報ｃｔ
ｉ小ビット情報ｄ１及び縮小比情報ｅを作り出し、さら
に縮小画素情報Ｉを収り込み、画像データａとして画像
メモリ１に書き込む処理を行う制御回路２と、原画素情
報ｂ１縮小ライン情報Ｃ％Ｍ小ビット情報ｄ１及び縮小
比情報ｅを入力として、縮小画素情報ｆを出力する縮小
ＲＯＭ３とを有し、任意の縮小比に対応し、投影法によ
る縮小処理が行われていた。
報をビットイメージとして格納する画像メモリ１と、縮
小処理のために必要となる画像データａ’（−画像メモ
リ１から読み出し、原画素情報ｂ１縮小ライン情報ｃｔ
ｉ小ビット情報ｄ１及び縮小比情報ｅを作り出し、さら
に縮小画素情報Ｉを収り込み、画像データａとして画像
メモリ１に書き込む処理を行う制御回路２と、原画素情
報ｂ１縮小ライン情報Ｃ％Ｍ小ビット情報ｄ１及び縮小
比情報ｅを入力として、縮小画素情報ｆを出力する縮小
ＲＯＭ３とを有し、任意の縮小比に対応し、投影法によ
る縮小処理が行われていた。
発明が解決しようとする問題点
しかし、かかる構成によれば、縮小画素の決定を行うた
めにＲＯＭを使用しているため、ＲろＭのアクセス時間
に起因して、縮小処理速度が遅くなるという問題点があ
り、さらに、かかる構成はゲートアレイ等による実現に
は適していないという問題があった。
めにＲＯＭを使用しているため、ＲろＭのアクセス時間
に起因して、縮小処理速度が遅くなるという問題点があ
り、さらに、かかる構成はゲートアレイ等による実現に
は適していないという問題があった。
上述問題は以下の理由で生ずる。すなわち、縮小処理に
おける縮小比を限定して贋ないために、縮小画素の決定
に影響を与える京画素数が縮小比に応じて変化すること
Ｋより、縮小画素を決定するアルゴリズムが非常に複雑
になってしまう。そのために、原画素情報、縮小ライン
情報、縮小ビット情報、縮小比情報によって決定される
縮小画素情報の全てのパターンをあらかじめ、ＲＯＭ等
のアレイロジックに格納しておく構成をとる必要がある
からである。
おける縮小比を限定して贋ないために、縮小画素の決定
に影響を与える京画素数が縮小比に応じて変化すること
Ｋより、縮小画素を決定するアルゴリズムが非常に複雑
になってしまう。そのために、原画素情報、縮小ライン
情報、縮小ビット情報、縮小比情報によって決定される
縮小画素情報の全てのパターンをあらかじめ、ＲＯＭ等
のアレイロジックに格納しておく構成をとる必要がある
からである。
本発明は、上述の問題点に鑑みて為されたもので、縮小
画素の決定を行うためのＲＯＭのアクセス時間に起因す
る縮小処理速度の低下を生ずることなく、縮小処理を高
速に実現する画像縮小装置を提供することを目的とする
。
画素の決定を行うためのＲＯＭのアクセス時間に起因す
る縮小処理速度の低下を生ずることなく、縮小処理を高
速に実現する画像縮小装置を提供することを目的とする
。
問題点を解決するための手段
本発明は上述問題点を解決するために、画像情報をビッ
トイメージとして格納するメモリと、このメモリから読
み出した前記画像情報と前記画像情報の位置を示す情報
と所定縮小比（ｎ−１／ｎ：ｎは正の奇数）を示す情報
とを出力する制御回路と、この制御回路の出力により投
影法による縮小を行う縮小手段とを具備するものである
。
トイメージとして格納するメモリと、このメモリから読
み出した前記画像情報と前記画像情報の位置を示す情報
と所定縮小比（ｎ−１／ｎ：ｎは正の奇数）を示す情報
とを出力する制御回路と、この制御回路の出力により投
影法による縮小を行う縮小手段とを具備するものである
。
作 用
本発明は上述の構成によす、縮小画素の決定に影響を与
える原画素数が４つに固定され、また、この４つの原画
素のうち縮小画素の決定に最も影響を与える原画素がた
だ１つ決定でき、投影法による縮小処理を行ううえでの
縮小画素を決定するアルゴリズムが非常に単純になり、
高速な縮小処理が可能となる。
える原画素数が４つに固定され、また、この４つの原画
素のうち縮小画素の決定に最も影響を与える原画素がた
だ１つ決定でき、投影法による縮小処理を行ううえでの
縮小画素を決定するアルゴリズムが非常に単純になり、
高速な縮小処理が可能となる。
実施例
以下、本発明の一実施例による画像縮小装置について図
面を用いて説明する。
面を用いて説明する。
第１図は、投影法による縮小率４１５の縮小処理の概念
図であり、第１図（、）は、５×５ビツトの原画素から
４×４ビツトの縮小画素を作り出す処理を示しており、
実線で示しているのが縮小画素であり、破線で示してい
るのが原画素である。画像データ全体の縮小処理は画素
毎の縮小処理の繰り返しで実現されることになる。第１
図（ｂ）に縮小画素を１ビット取り出した図を示す。縮
小画素を１ビット作り出すために必要となる原画素は、
縮小率をｎ−１／ｎに限定することにより、Ｅｌｌ 、
Ｅ１２、Ｅ２２、Ｅ２１の４ビツトとなり、この４ビツ
トの各位と該当縮小画素における各原画素の専有面積比
により該当縮小画素が決定される。またｎを奇数に限定
することにより、縮小画素を決定するために使用される
原画素Ｅ１１、Ｅ１２、Ｅ２２、２１の該当縮小画素に
おける専有面積比の大小関係が決定する。この４つの原
画素と縮小画素決定のためのパターンの関係を第２図（
、）〜（、）に示す。第２図（ｂ）において、該当縮小
画素における専有面積が大きい順に原画素をＭｌｌ、Ｍ
ｌ２、Ｍ２１、Ｍ２２とし、該当縮小画素に最も影響を
与える原画素Ｍ１１とその他の３つの原画素Ｍ１２、Ｍ
２２、Ｍ ２１をひとまとめにして考えた場合のＭｌｌ
、Ｍｌ２、Ｍ２２、Ｍ２１の位置関係は、Ｍｌｌの取り
得る４つの位置を考慮すればよく、したがって、第２図
（ｂｌ〜（、）の４つのパターンのみが縮小画素の決定
のために使用されることＫなり、Ｅｌｌ、Ｅ１２、Ｅ２
２、Ｅ２１ とＭｌｌ、Ｍｌ２、Ｍ２２、Ｍ２１の対
Ｆ３はこの４つの場合に限定することが可能となる。さ
らに、Ｍｌ １、Ｍｌ２、Ｍ２２、Ｍ２１の４つの値か
ら縮小画素を決定するためには２つの場合が考えられる
。１つは、該当縮小画素に対するｌ’ｌｉｉの専有面積
が１／２以上を占める場合で、この場合ｔ／ｉＭ １１
の値がそのまま該当縮小画素の値となる。次は、Ｍｌｌ
の専有面積が１７２に達しない場合で、この場合はＭｌ
２、Ｍ２２、Ｍ２１の値によっても該当縮小画素の値が
変わってくる。
図であり、第１図（、）は、５×５ビツトの原画素から
４×４ビツトの縮小画素を作り出す処理を示しており、
実線で示しているのが縮小画素であり、破線で示してい
るのが原画素である。画像データ全体の縮小処理は画素
毎の縮小処理の繰り返しで実現されることになる。第１
図（ｂ）に縮小画素を１ビット取り出した図を示す。縮
小画素を１ビット作り出すために必要となる原画素は、
縮小率をｎ−１／ｎに限定することにより、Ｅｌｌ 、
Ｅ１２、Ｅ２２、Ｅ２１の４ビツトとなり、この４ビツ
トの各位と該当縮小画素における各原画素の専有面積比
により該当縮小画素が決定される。またｎを奇数に限定
することにより、縮小画素を決定するために使用される
原画素Ｅ１１、Ｅ１２、Ｅ２２、２１の該当縮小画素に
おける専有面積比の大小関係が決定する。この４つの原
画素と縮小画素決定のためのパターンの関係を第２図（
、）〜（、）に示す。第２図（ｂ）において、該当縮小
画素における専有面積が大きい順に原画素をＭｌｌ、Ｍ
ｌ２、Ｍ２１、Ｍ２２とし、該当縮小画素に最も影響を
与える原画素Ｍ１１とその他の３つの原画素Ｍ１２、Ｍ
２２、Ｍ ２１をひとまとめにして考えた場合のＭｌｌ
、Ｍｌ２、Ｍ２２、Ｍ２１の位置関係は、Ｍｌｌの取り
得る４つの位置を考慮すればよく、したがって、第２図
（ｂｌ〜（、）の４つのパターンのみが縮小画素の決定
のために使用されることＫなり、Ｅｌｌ、Ｅ１２、Ｅ２
２、Ｅ２１ とＭｌｌ、Ｍｌ２、Ｍ２２、Ｍ２１の対
Ｆ３はこの４つの場合に限定することが可能となる。さ
らに、Ｍｌ １、Ｍｌ２、Ｍ２２、Ｍ２１の４つの値か
ら縮小画素を決定するためには２つの場合が考えられる
。１つは、該当縮小画素に対するｌ’ｌｉｉの専有面積
が１／２以上を占める場合で、この場合ｔ／ｉＭ １１
の値がそのまま該当縮小画素の値となる。次は、Ｍｌｌ
の専有面積が１７２に達しない場合で、この場合はＭｌ
２、Ｍ２２、Ｍ２１の値によっても該当縮小画素の値が
変わってくる。
すなわち、Ｍｌ２、Ｍ２２、Ｍ２１の３つの値のうち１
つでもＭｌｌの値と等しいものがある場合（ｌ−ｔＭｌ
ｌの値が該当縮小画素の値となり、Ｍｌ２、Ｍ２２、Ｍ
２１の３つの値がすべてＭｌｌの値と等しくない場合は
Ｍｌ２、Ｍ２２、Ｍ２１の値が該当縮小画素の値となる
。
つでもＭｌｌの値と等しいものがある場合（ｌ−ｔＭｌ
ｌの値が該当縮小画素の値となり、Ｍｌ２、Ｍ２２、Ｍ
２１の３つの値がすべてＭｌｌの値と等しくない場合は
Ｍｌ２、Ｍ２２、Ｍ２１の値が該当縮小画素の値となる
。
さて、第３図は本発明の一実施例による画像縮小装置の
概略構成を示すものであって、４は２値画像情報をビッ
トイメージとして格納する画像メモリ、５は縮小処理の
ために必要となる画像データｇを画像メモリ４から読み
出し、２値の原画素情報Ｅ１１、Ｅ１２、Ｅ２２、Ｅ２
１、縮小ライン情報ｈ１縮小ビット情報１１及び縮小比
情報ｉを作り出し、さらに縮小画素情報ｋを入力し画像
データｇとして画像メモリ４に書き込む処理を行なう制
御回路であり、信号り及び信号１により縮小後のビット
が特定される。６は原画素情報Ｅ１１、Ｅ１２、Ｅ２２
、Ｅ２１、縮小ライン情報ｈ１縮小ピット情報１、及び
縮小比情報ｉを入力として、２値の縮小画素情報ｋを出
力する縮小ロジック回路である。
概略構成を示すものであって、４は２値画像情報をビッ
トイメージとして格納する画像メモリ、５は縮小処理の
ために必要となる画像データｇを画像メモリ４から読み
出し、２値の原画素情報Ｅ１１、Ｅ１２、Ｅ２２、Ｅ２
１、縮小ライン情報ｈ１縮小ビット情報１１及び縮小比
情報ｉを作り出し、さらに縮小画素情報ｋを入力し画像
データｇとして画像メモリ４に書き込む処理を行なう制
御回路であり、信号り及び信号１により縮小後のビット
が特定される。６は原画素情報Ｅ１１、Ｅ１２、Ｅ２２
、Ｅ２１、縮小ライン情報ｈ１縮小ピット情報１、及び
縮小比情報ｉを入力として、２値の縮小画素情報ｋを出
力する縮小ロジック回路である。
以上のように構成された画像縮小装置について、以下そ
の動作を縮小ロジック回路６の詳細ブロック図（第４図
）を用いて説明する。
の動作を縮小ロジック回路６の詳細ブロック図（第４図
）を用いて説明する。
原画素情報Ｅ１１、Ｅ１２、Ｅ２２、Ｅ２１はセレクタ
８．９．１０．１１に入力され、セレクト信号１１ｍの
２木の制御線によってそれぞれＪｌ、Ｍ１２、Ｍ２２、
Ｍ２１のいずれかに出力され、縮小画素決定のためにゲ
ートＧ１、Ｇ２、Ｇ３に入力される。
８．９．１０．１１に入力され、セレクト信号１１ｍの
２木の制御線によってそれぞれＪｌ、Ｍ１２、Ｍ２２、
Ｍ２１のいずれかに出力され、縮小画素決定のためにゲ
ートＧ１、Ｇ２、Ｇ３に入力される。
Ｇ１、Ｇ２、Ｇ３、Ｇ４のゲート群はＭ１２、Ｍ２２、
Ｍ２１の３つの値がすべて０あるいはすべて１の場合に
、それぞれＧ４の出力として０あるいは１を出力し、そ
れ以外の場合はＭｌｌの値をＧ４から出力するよう構成
されている。セレクタ１２にはＧ４の出力とＭｌｌが入
力され、セレクト信号ｎによって、Ｇ４の出力値とＭｌ
ｌの値のどちらかが縮小画素情報にとして出力される。
Ｍ２１の３つの値がすべて０あるいはすべて１の場合に
、それぞれＧ４の出力として０あるいは１を出力し、そ
れ以外の場合はＭｌｌの値をＧ４から出力するよう構成
されている。セレクタ１２にはＧ４の出力とＭｌｌが入
力され、セレクト信号ｎによって、Ｇ４の出力値とＭｌ
ｌの値のどちらかが縮小画素情報にとして出力される。
セレクト制御ロジック回路７は、縮小ライン情報ｈ１縮
小ビット情報１、及び縮小比情報ｌを入力として、この
３つの情報からＥ１１為Ｅ１２）Ｅ２２）Ｅ２１とＭ１
１１Ｍ１２、Ｍ２２、Ｍ２１の対応を上述の論理により
決定し、セレクト信号１．ｉｎを出力するとともに、や
ｈす、ｈｌ １、ｉの３情報からＭｌｌの値のみによっ
て縮小画素情報ｋが決定する場合と、Ｍ１２、Ｍ２２、
Ｍ２１の値によっても縮小画素情報ｋが影響を受ける場
合とをや］断し、セレクト信号ｎを出力する。
小ビット情報１、及び縮小比情報ｌを入力として、この
３つの情報からＥ１１為Ｅ１２）Ｅ２２）Ｅ２１とＭ１
１１Ｍ１２、Ｍ２２、Ｍ２１の対応を上述の論理により
決定し、セレクト信号１．ｉｎを出力するとともに、や
ｈす、ｈｌ １、ｉの３情報からＭｌｌの値のみによっ
て縮小画素情報ｋが決定する場合と、Ｍ１２、Ｍ２２、
Ｍ２１の値によっても縮小画素情報ｋが影響を受ける場
合とをや］断し、セレクト信号ｎを出力する。
そして、上述の一連の動作を繰り返すことによって順次
縮小が行われる。
縮小が行われる。
本実施例によれば、縮小画素決定がランダムロジックの
みで実現されるためＲＯＭを用いる場合に比して高速処
理が可能であり、また、ゲートアレイ等を用いて実現で
きるという実用上の効果がある。
みで実現されるためＲＯＭを用いる場合に比して高速処
理が可能であり、また、ゲートアレイ等を用いて実現で
きるという実用上の効果がある。
発明の効果
以上の説明から明らかなように、本発明は、画像情報を
ビットイメージとして格納するメモリと、このメモリか
ら読み出した前記画像情報と前記画像情報の位置を示す
情報と所定縮小比（ｎ−ｉ７’ｎ：ｎは正の奇数）を示
す情報とを出力する制御回路と、この制御回路の出力に
より投影法による縮小を行う縮小手段とを具備するもの
であり、縮小画素の決定に影響を与える原画素数が４つ
に固定され、また、この４つの原画素のうち縮小画素の
決定に最も影響を与える原画素がただ１つ決定でき、投
影法による縮小処理を行ううえでの縮小画素を決定する
アルゴリズムが非常に眼純になり、高速な縮小処理が可
能となるという効果を有するものである。
ビットイメージとして格納するメモリと、このメモリか
ら読み出した前記画像情報と前記画像情報の位置を示す
情報と所定縮小比（ｎ−ｉ７’ｎ：ｎは正の奇数）を示
す情報とを出力する制御回路と、この制御回路の出力に
より投影法による縮小を行う縮小手段とを具備するもの
であり、縮小画素の決定に影響を与える原画素数が４つ
に固定され、また、この４つの原画素のうち縮小画素の
決定に最も影響を与える原画素がただ１つ決定でき、投
影法による縮小処理を行ううえでの縮小画素を決定する
アルゴリズムが非常に眼純になり、高速な縮小処理が可
能となるという効果を有するものである。
第１図は本発明の一実施例の画像縮小装置の処理を示す
概念図、第２図は同要部の概念図、第３図は本発明の一
実施例を示す画像縮小装置の概略プロンク図、第４図は
同要部の詳細ブロック図、第５図は従来例を示す概略ブ
ロック図である。 ４ ・・・・画像メモリ、５・・・・制御回路、６・・
・・・縮小０シック回路、 Ｅｌｌ）Ｅ１２）Ｅ２２１
Ｅ２１°°°°゛原画素情報信号、ｇ・・・・・・画像
データ、ｈ・・・・・縮小ライン情報信号、！ ・・・
縮小ビット情報信号、】・・・・・・縮小比情報信号、
ｋ・・・・・縮小画素情報信号。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図 第４図 λ
概念図、第２図は同要部の概念図、第３図は本発明の一
実施例を示す画像縮小装置の概略プロンク図、第４図は
同要部の詳細ブロック図、第５図は従来例を示す概略ブ
ロック図である。 ４ ・・・・画像メモリ、５・・・・制御回路、６・・
・・・縮小０シック回路、 Ｅｌｌ）Ｅ１２）Ｅ２２１
Ｅ２１°°°°゛原画素情報信号、ｇ・・・・・・画像
データ、ｈ・・・・・縮小ライン情報信号、！ ・・・
縮小ビット情報信号、】・・・・・・縮小比情報信号、
ｋ・・・・・縮小画素情報信号。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図 第４図 λ
Claims (1)
- 画像情報をビットイメージとして格納するメモリと、こ
のメモリから読み出した前記画像情報と前記画像情報の
位置を示す情報と所定縮小比（ｎ−１／ｎ：ｎは正の奇
数）を示す情報とを出力する制御回路と、この制御回路
の出力により投影法による縮小を行う縮小手段とを具備
する画像縮小装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61121545A JPS62278681A (ja) | 1986-05-27 | 1986-05-27 | 画像縮小装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61121545A JPS62278681A (ja) | 1986-05-27 | 1986-05-27 | 画像縮小装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62278681A true JPS62278681A (ja) | 1987-12-03 |
Family
ID=14813897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61121545A Pending JPS62278681A (ja) | 1986-05-27 | 1986-05-27 | 画像縮小装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62278681A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897958A (ja) * | 1981-12-04 | 1983-06-10 | Konishiroku Photo Ind Co Ltd | 画素密度変換による画像の拡大・縮小方法 |
| JPS58106949A (ja) * | 1981-12-21 | 1983-06-25 | Nippon Telegr & Teleph Corp <Ntt> | 画像の拡大・縮小処理方法 |
-
1986
- 1986-05-27 JP JP61121545A patent/JPS62278681A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897958A (ja) * | 1981-12-04 | 1983-06-10 | Konishiroku Photo Ind Co Ltd | 画素密度変換による画像の拡大・縮小方法 |
| JPS58106949A (ja) * | 1981-12-21 | 1983-06-25 | Nippon Telegr & Teleph Corp <Ntt> | 画像の拡大・縮小処理方法 |
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