JPS63198169A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS63198169A JPS63198169A JP2958487A JP2958487A JPS63198169A JP S63198169 A JPS63198169 A JP S63198169A JP 2958487 A JP2958487 A JP 2958487A JP 2958487 A JP2958487 A JP 2958487A JP S63198169 A JPS63198169 A JP S63198169A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- output
- line
- shifter
- line delay
- Prior art date
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- Pending
Links
- 238000001914 filtration Methods 0.000 abstract description 19
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は空間フィルタリングおよび論理フィルタリング
のためのラインディレィ機能を有する画像処理装置に関
する。
のためのラインディレィ機能を有する画像処理装置に関
する。
（従来技術）
画像の濃度を強調したり、あるいは雑音を除去したりす
る前処理にフィルタリング技術が用いられており、その
ための空間フィルタや論理フィルタが知られている。こ
のフィルタリングには画像情報を１ライン分または何う
イン分か遅延させるラインディレィ回路が必要となるが
、従来用いられているラインディレィ回路としては第３
図のよなものが知られている。画像を横方向に順次走査
することにより得られる画像データｘ（ｉ、ｊ）（ｉは
画像の横アドレス、ｊは縦アドレス）から成るｌライン
画像情報に対してｌライン回路１１回路ｌからはｌライ
ン前の画像データｘ （１１Ｊ−１）から成る画像情報
が得られ、ｌラインディレィ回路２からは２ライン前の
画像データＸ（１１Ｊ ２）から成る画像情報が得ら
れる。画像処理のためのフィルタリングに用いられるラ
インディレィ回路は、通常横軸の走査画素数Ｍ（通常２
５６または５１２）だけのディレィ回路（シフトレジス
タ）またはＲＡＭを用いて構成されている。画像データ
ｘ（ｉ、ｊ）はｎビット（通常８ビツト）である。
る前処理にフィルタリング技術が用いられており、その
ための空間フィルタや論理フィルタが知られている。こ
のフィルタリングには画像情報を１ライン分または何う
イン分か遅延させるラインディレィ回路が必要となるが
、従来用いられているラインディレィ回路としては第３
図のよなものが知られている。画像を横方向に順次走査
することにより得られる画像データｘ（ｉ、ｊ）（ｉは
画像の横アドレス、ｊは縦アドレス）から成るｌライン
画像情報に対してｌライン回路１１回路ｌからはｌライ
ン前の画像データｘ （１１Ｊ−１）から成る画像情報
が得られ、ｌラインディレィ回路２からは２ライン前の
画像データＸ（１１Ｊ ２）から成る画像情報が得ら
れる。画像処理のためのフィルタリングに用いられるラ
インディレィ回路は、通常横軸の走査画素数Ｍ（通常２
５６または５１２）だけのディレィ回路（シフトレジス
タ）またはＲＡＭを用いて構成されている。画像データ
ｘ（ｉ、ｊ）はｎビット（通常８ビツト）である。
ところでこのような従来のラインディレィ回路はｎビッ
トの画像データから成る画像情報を１ライン分だけ遅延
する構成となっていたため、空１１Ｄフィルタリング（
１画素の情報量はｎビット）用の回路をそのまま論理フ
ィルタリング（１画素の情報量は１ビツト）に用いると
、１つの回路で１ライン分の遅延しか得られず、１ライ
ンディレィ回路は比較的大きな回路であるが論理フィル
タではその一部しか使っていなことになり処理効率が極
めて悪いという問題かある。
トの画像データから成る画像情報を１ライン分だけ遅延
する構成となっていたため、空１１Ｄフィルタリング（
１画素の情報量はｎビット）用の回路をそのまま論理フ
ィルタリング（１画素の情報量は１ビツト）に用いると
、１つの回路で１ライン分の遅延しか得られず、１ライ
ンディレィ回路は比較的大きな回路であるが論理フィル
タではその一部しか使っていなことになり処理効率が極
めて悪いという問題かある。
（発明の目的および構成）
本発明は上記の点にかんがみてなされたものて、論理フ
ィルタとして用いたときの処理効率を向上させることを
目的とし、この目的を達成するために、従来用いている
ｌラインディレィ回路に、ラインディレィ出力を１ビツ
トだけシフトして空きビットに格納する機能を有するシ
フタを付加したものである。
ィルタとして用いたときの処理効率を向上させることを
目的とし、この目的を達成するために、従来用いている
ｌラインディレィ回路に、ラインディレィ出力を１ビツ
トだけシフトして空きビットに格納する機能を有するシ
フタを付加したものである。
（実施例）
以下、本発明を図面に基づいて説明する。
第１図は本発明による画像処理装置の一実施例を示すブ
ロック図であり、ｌラインディレィ回路３は従来例と同
様てｎビットの画像データを１ライン分遅延させる。こ
の実施例で設けられたセレクタ４は画像データＸｎ （
ｔ、Ｊ）（ｎはビット数）とシフタ５の出力とを切り換
えるもので、切換手段６からの信号により空間フィルタ
リンク時は画像データｘｎ （ｉ、ｊ）を選択し、論理
フィルタリンク時はシフタ５の出力を選択する。一方、
シフタ５は第２図に示すように、ラインディレィ回路３
の出力を１ビツトだけシフトし、空きビットにそのシフ
トした画像データＸｎ（ｉ、ｊ）のうち有効なビットデ
ータ（論理フィリンフタリングでは１ビツトあればよい
）を入力する。ｌラインディレィ回路３の出力が出力Ｘ
。（ＩＩＪ−ｋ）となる。この出力を処理手段７で処理
することにより所定の結果が得られる。この処理は切換
手段６からの信号に応じて空間フィルタリング時は、た
とえば空間フィルタリング用のメモリへ格納する、論理
フィルタリング時は、たとえば論理フィルタリング用メ
モリへ格納する、あるいは物体の形状を認識するなどの
処理か行われる。
ロック図であり、ｌラインディレィ回路３は従来例と同
様てｎビットの画像データを１ライン分遅延させる。こ
の実施例で設けられたセレクタ４は画像データＸｎ （
ｔ、Ｊ）（ｎはビット数）とシフタ５の出力とを切り換
えるもので、切換手段６からの信号により空間フィルタ
リンク時は画像データｘｎ （ｉ、ｊ）を選択し、論理
フィルタリンク時はシフタ５の出力を選択する。一方、
シフタ５は第２図に示すように、ラインディレィ回路３
の出力を１ビツトだけシフトし、空きビットにそのシフ
トした画像データＸｎ（ｉ、ｊ）のうち有効なビットデ
ータ（論理フィリンフタリングでは１ビツトあればよい
）を入力する。ｌラインディレィ回路３の出力が出力Ｘ
。（ＩＩＪ−ｋ）となる。この出力を処理手段７で処理
することにより所定の結果が得られる。この処理は切換
手段６からの信号に応じて空間フィルタリング時は、た
とえば空間フィルタリング用のメモリへ格納する、論理
フィルタリング時は、たとえば論理フィルタリング用メ
モリへ格納する、あるいは物体の形状を認識するなどの
処理か行われる。
さて、画像処理装置をこのように構成すれば、空間フィ
ルタリング時は従来例と全く同様に作用するが、論理フ
ィルタリング時にはセレクタ４によりラインディレィ回
路３にはシフタ５の出力が入力される。シフタ５はライ
ンディレィ回路３の出力を１ビットシフトし空きビット
に格納するのて画像を横方向（ｉ方向）に走査すると、
１ライン走査するごとに１ビツトずつシフトされていく
。
ルタリング時は従来例と全く同様に作用するが、論理フ
ィルタリング時にはセレクタ４によりラインディレィ回
路３にはシフタ５の出力が入力される。シフタ５はライ
ンディレィ回路３の出力を１ビットシフトし空きビット
に格納するのて画像を横方向（ｉ方向）に走査すると、
１ライン走査するごとに１ビツトずつシフトされていく
。
したかって、各ビットごとに１ラインずつディレィライ
ン数の異なる出力が得られ、ｎビットのラインディレィ
があれば（ｎ−１）ラインまでの遅延か同時に得られる
。たとえばにビット目を表わす画像情報出力はｘ、（ｉ
、ｊ−に＋１）となる。
ン数の異なる出力が得られ、ｎビットのラインディレィ
があれば（ｎ−１）ラインまでの遅延か同時に得られる
。たとえばにビット目を表わす画像情報出力はｘ、（ｉ
、ｊ−に＋１）となる。
（発明の効果）
以上説明したように、本発明においては、その構成をラ
インディレィ出力を１ビットシフトし、空きビットに格
納する機能を有するシフタを付加したのて、回路規模の
小さなシフタとセレクタを付加するたけて、空間フィル
タリング時はｎビットの１ライン分の遅延を、また論理
フィルタリンク時は１ビツト、（ｎ−１）ラインまでの
ディレィ情報を同時に得ることかできるため画像処理、
効率か向上し、したかって全体の回路規模を小さくてき
る。逆に言えば回路規模をそれはて大きくせず、論理フ
ィルタのマスクサイズを大きくとれるという効果か得ら
れる。
インディレィ出力を１ビットシフトし、空きビットに格
納する機能を有するシフタを付加したのて、回路規模の
小さなシフタとセレクタを付加するたけて、空間フィル
タリング時はｎビットの１ライン分の遅延を、また論理
フィルタリンク時は１ビツト、（ｎ−１）ラインまでの
ディレィ情報を同時に得ることかできるため画像処理、
効率か向上し、したかって全体の回路規模を小さくてき
る。逆に言えば回路規模をそれはて大きくせず、論理フ
ィルタのマスクサイズを大きくとれるという効果か得ら
れる。
第１図は本発明による画像処理装置のディレィ回路の一
実施例のブロック線図、第２図は本発明における遅延動
作を説明する図、第３図は従来の画像処理装置のディレ
ィ回路の一例を示すブロック線図である。 ■・・・ｌラインディレィ回路、４・・・セレクタ、５
・・・シフタ
実施例のブロック線図、第２図は本発明における遅延動
作を説明する図、第３図は従来の画像処理装置のディレ
ィ回路の一例を示すブロック線図である。 ■・・・ｌラインディレィ回路、４・・・セレクタ、５
・・・シフタ
Claims (1)
- ｎビットの画像データから成る１ライン分の画像情報を
所定のライン分だけ遅延させるラインディレイ手段と、
該ラインディレイ手段の出力を１ビットシフトして空き
ビットに格納するシフタとを有することを特徴とする画
像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2958487A JPS63198169A (ja) | 1987-02-13 | 1987-02-13 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2958487A JPS63198169A (ja) | 1987-02-13 | 1987-02-13 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198169A true JPS63198169A (ja) | 1988-08-16 |
Family
ID=12280129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2958487A Pending JPS63198169A (ja) | 1987-02-13 | 1987-02-13 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198169A (ja) |
-
1987
- 1987-02-13 JP JP2958487A patent/JPS63198169A/ja active Pending
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