JPS62172487A - パタンメモリ走査処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、文字認識装置や、図形認識装置において、文
字や図形のパターンデータを縦横斜め等、多方向から走
査して１文字や図形の特徴を数値化する処理を行う、パ
タンメモリ走査処理装置に関するものである。

（従来の技術） 第９図（ａ）、第１０図は、従来、文字認識や図形認識
において２文字や図形の特徴を数値化する基本パラメー
タとして、バタン上の任意の１点から縦横斜めの８方向
に走査して得られるＯまたは１の連続数であるランレン
グスや、０から１または１からＯへの変化回数として検
出される交差線数が用いられる。

第９図（ｂ）は、縦横斜めの４種類の傾きと、走査する
２種の向きを組合せた８種類の方向の区別を示す。

第１１図は従来構成のパタンメモリ走査処理装置３０の
構成例を示す。

パタンメモリ５１、データメモリ５２は、共に同じ従来
構成の１次元アドレスメモリで構成され、演算回路５３
は汎用の１６ビツトＡ　Ｌ　Ｕ　（Ａｒｉｔｈｍａｔｉ
ｃＬｏｇｉｖａｌ　Ｕｎｉｔ）で構成される。

従来構成のパタンメモリ走査処理装置５０はシーケンス
コントロール回路５４とプログラムメモリ５５によって
制御される。

汎用メモリ５２と演算回路５３は１６ビツトのデータバ
ス５６で相互に接続される。

以下に、この様な従来構成のパタンメモリ走査処理装置
５０を用いて、ランレングス、交差線数を算出する処理
の内容を示す。

［ランレングス算出処理］ 第１２図はランレングス算出処理の基本原理図を示す。

同図ではパタンメモリ５１を横に右方向（ｎｌ）から走
査してランレングスを算出する場合を示している。

ランレングス算出の基本は同図に示すように、２値パタ
ンデータ中の０から１と、１から０への両変化点の検出
である。

変化点の検出は読出したワードＷｎと、ワードＷｎの各
ビットを反転し、１ビツトシフトしたワードＷｎ″とワ
ードＷｎとの排他的論理和の否定結果、ワードＷｎ”を
得ることによって実行される。

ワードＷ　ｎ　”中のＯを、変化点１を境界としてワー
ドＷｎ”の右端から計数することによって、ランレング
スが計数出来る。

演算回路５３を用いて計数を行う場合は、１ビツト毎に
シフトしながら最上位のビットの０または１の判定を行
う。

パタンメモリ５１からワードＷｎを読出す場合、読出し
幅は演算回路５３のデータ幅に制限される。

そのため、第１１図に示す例ではデータ幅が１６ビツト
であるのに対して、パタンメモリが１２８ビット幅であ
るので、１６ビツト単位に８回の時分割処理となる。走
査方向を旧から逆方向の■５にするには、ワードＷ　ｎ
　’を発生する時のシフト方向を右シフトにし、ワード
Ｗ　ｎ　”の計数を左端より行えばよい。

［交差線数の算出原理］ 第１３図は交差線数の算出処理の基本原理を示す。

第１２図のランレングス算出処理と同様に、パタンメモ
リ５１を横に右方向旧から考査して、交差線数を算出す
る場合を示している。

交差線数の算出の基本は、同図に示すように、２値パタ
ンデータ中の０から１への変化点の検出である。

変化点の検出は、読出したワードＷｍと、ワードＷｍの
各ビットを反転し１ビツトシフトしたワードＷ　ｍ　’
　と、ワードＷｍとの論理和の否定結果、ワードＷ　ｍ
　”を得ることによって実行される。

ワードＷ　ｍ　”中の１を、ワードＷｍ”の右端から計
数することによって、交差線数が計算出来る。

交差線数算出方向を旧からＨ３へ変更するのは、ランレ
ングス算出処理の場合と同様に行う。

以上の例ではいずれの場合もパタンメモリ５１の走査方
向は横方向であり、１次元アドレスメモリのワード配列
の方向と一致している。このような場合には、１ワード
読出す毎に、パタンメモリ５１の読出し幅に一致したビ
ット数だけバタンを走査することが出来る。

しかし、メモリのワード配列の方向と異なる縦方向や斜
め方向のランレングスを算出する場合には、パタンメモ
リ５１より１ワード読出す毎に、必要な１ビツトを保存
しながら走査する処理が必要となる。

また、演算回路５３を用いて計数を行う場合は、１ビツ
ト毎にシフトしながら最上位のビットのＯまたは１の判
定を行う必要がある。

第１４図は方向別パタンメモリ装置の概念図を示す。

従来の装置でより高速なパタンメモリ走査処理を実現し
ようとする場合、第１４図に示すようにパタンメモリを
方向別に用意する方法がある。

第１４図では、方向別の走査の理解を容易にするために
、原パタンの入っているパタンメモリ５１を７ビツト×
７ビツトとして、概念図を示している。

図に示すように、走査方向別メモリ装置６１は、横方向
走査用メモリ６２、縦方向走査用メモリ６３、＋４５°
方向走査用メモリ６４、−４５°方向走査用メモリ６５
とデータバス５６とから構成される。

原バタンを縦や斜め方向から走査した場合と同じ結果と
なるように、横方向走査用メモリ６２から１ビツト毎に
読出したバタンを、それぞれの方向別のメモリに配分し
ておく。このようにする事によって、縦や斜め方向から
走査する場合のアドレス計算を個別に必要としないので
高速化が可能である。

また、いずれの方向から読出す場合でも、読出し速度を
一定に出来る。さらに、高速化が必要な場合は、走査方
向別メモリ装置６１を２重化してバタンの配分処理を並
列処理化する事も行われる。

このように、従来の構成による装置を用いてパタンメモ
リの走査処理を行う場合、パタンメモリのワード配列と
異なる方向に走査する場合には１ビツト毎にアドレス計
算を必要とし、ランレングス・交差線数の計算を行う場
合には１ビツト毎にシフト処理を必要とするため、処理
時間が長くなる欠点があった。

また、パタンメモリの走査を高速化するためには、方向
別にパタンメモリを必要とし、ハードウェア量が増加す
る欠点があった。

（発明の目的） 本発明の目的は１文字認識や図形認識におけるパタンメ
モリの走査処理を行う場合に不可欠であったパタンメモ
リの走査のためのアドレス計算や、ランレングスや交差
線数の計数時における１ビツト毎のシフト処理等の繁雑
な処理と、方向別のパタンメモリなどを必要とした従来
の装置の欠点を解決した、高速な処理が可能で、ｔＪｓ
型化の可能なパタンメモリ走査処理装置を提供すること
にある。

（発明の構成） （発明の特徴と従来の技術との差異） 本発明は、文字認識や図形認識におけるパタンメモリの
走査処理を行う場合、アドレス計算や、方向別のパタン
メモリなどを必要としないことを最も主要な特徴とする
。

従来の装置とはパタンメモリ構成と、ランレングス・交
差線数計数回路構成が異なる。

（実施例） 第１図は本発明の第一の実施例によるパタンメモリ走査
処理装置を示す図である。

パタンメモリ走査処理装置１０は、ｎビット×ｎビット
の２次元アドレスメモリ１１と、ｎ個のプロセシングエ
レメント１２とから構成される。

２次元アドレスメモリ１１は、ｎビットＸｎピッ１−に
配列された２次元アドレスメモリセル１９（特開昭６Ｏ
−８４６２）、Ｘワードアドレスデコーダ１３、Ｙワー
ドアドレスデコーダ１４、Ｘワード読出し回路１６、Ｙ
ワード読出し回路１７．書込み回路１５と、ｎビットの
データバス１８とから構成される。

２次元アドレスメモリ１１は、Ｘワードアドレスデコー
ダ１３と、Ｘワード読出し回路１６を用いて水平方向へ
、Ｙワードアドレスデコーダ１４と、Ｙワード読出し回
路１７を用いて垂直方向へと、水平垂直の２方向への読
出しが可能である。書込みは、書込み回路１５とＹワー
ドアドレスデコーダ１４を用いて、垂直方向の１方向に
行う。

第２図は２次元アドレスメモリ１１に用いた２次元アド
レスメモリセル１９を示す。

２次元アドレスメモリセル１９は、例えば、ｎチャネル
ＭＩＳ型電界効果トランジスタで構成された３個のトラ
ンジスタ２７　、２８　、２９と、２本のワード線２５
．２３と、３本のビット線２４，２６，３０と、２端子
２１　、２２を持つスタティック型フリップフロップ（
以下Ｆ−Ｆと略す）２０とから構成される。

第３図はフリップフロップ回路の構成を示す。

Ｆ−Ｆ２０は、２個のｎチャネルＭＩＳ型電界効果トラ
ンジスタ３２．３４と、ｐチャネルＭＩＳ型電界効果ト
ランジスタ３１．３３とから構成される標箔的な４トラ
ンジスタ型のＦ−Ｆである。

Ｆ−Ｆ２０は、２端子２１と２２に、互いに逆位相の電
位が印加された場合にのみ、印加電圧に等しい電位状態
がデータとして書込まれる。

以下に、２次元アドレスメモリセル１９の動作を説明す
る。

［データの書込み］ ２次元アドレスメモリセル１９にデータを書込むには、
Ｙワードアドレス線２５に高電位を、ビット線２４に書
込む電位と同位相の電位を、ビット線３０に書込む電位
と逆位相の電位を、それぞれ印加する。この場合、Ｙワ
ードアドレス線２５に接続されたトランジスタ２７．２
８が共にオン状態となって、ビット線２４．３０に印加
された互いに逆位相の電位がＦ−Ｆ２０の２端子２１．
２２に印加されて、Ｆ−Ｆ２０にデータが書込まれる。

［データの保持］ ２次元アドレスメモリセル１９に書込んだデータを保持
するには、ワード線２５．２３を共に低電位とする。

この場合、ワード線２５　、２３に接続されたトランジ
スタ２７．２８；２９がオフ状態となり、Ｆ−Ｆ２０の
２端子２１．２２が共にハイインピーダンス状態となっ
て、Ｆ−Ｆ２０に書込まれたデータを保持する。

［データの読出しコ ２次元アドレスメモリセル１９からデータを読出すには
、読出す方向別に次の様に行う６（Ｙワードアドレス読
出し） ３本のビット線２４　、３０　、２６を共にハイインピ
ーダンスとし、Ｙワードアドレス線２５を低電位とし、
読出すＸワードアドレス線２３を高電位とする。

このようにすると、Ｙワードアドレス線２５に接続され
たトランジスタ２７．２８が共にオン状態となり、Ｆ−
Ｆ２０の２端子２１　、２２とビット線２４．３０が接
続される。

この結果、ビット線２４に保持していたデータと同位相
の電位が、ビット線３０に保持していたデータと逆位相
の電位が、それぞれＦ−Ｆ２０から供給される。これら
の電位を検出することによってデータを読出すことが出
来る。

（Ｘワードアドレス読出し） ３本のビット線２４　、３０　、２６を共にハイインピ
ーダンスとし、Ｙワードアドレス線２５を低電位とし、
読出すＸワードアドレス線２３を高電位とする。

このようにすると、Ｘワードアドレス線２３に接続され
たトランジスタ２９がオン状態となり、Ｆ−Ｆ２０の端
子２１とビット線２６が接続される。

その結果、ビット線２６に保持していたデータと同位相
の電位がＦ−Ｆ２０から供給される。この電位を検出す
ることによってデータを読出すことが出来る。

以上のようにして、２方向へデータの読出しが同時に行
える２次元アドレスメモリセル１９が出来る。

この２次元アドレスメモリセル１９を、ｎビット×ｎビ
ットに配列することによって、２次元アドレスメモリ１
１が構成出来る。

２次元アドレスメモリセル１９に用いるアドレスデコー
ダ１３，１４、読出し回路１６．１７と、書込み回路１
５は、それぞれ通常のスタティック型メモリに用いられ
ている回路と同様の回路が使用出来るので。

回路の詳細については省略しである。

第４図はプロセシングエレメントのブロック構成例を示
す。

プロセシングエレメント１２は、１ビットレジスタ４１
，４２．３人カマルチプレクサ４７，１ビット論理演算
回路４３、ｆビット長の計数回路４４とから構成される
。

１ビツトレジスタ４１は、１ビツト入力４９と、非反転
出力４５１反転出力４６の２出力を備えている。

反転出力４６は変化点情報であり、自プロセシングエレ
メント１２内の３人カマルチプレクサ４７と隣接した前
後のプロセシングエレメント１２の３人力マルチプレク
サ４７の３カ所へ接続される。

３人カマルチプレクサ４７の出力は、１ビツトレジスタ
４２の入力となる。１ビットレジスタ４１．４２の非反
転出力は、１ビツト論理演算回路４３の入力となる。

１ビツト論理演算回路４３の出力によって計数回路４４
の動作を制御する。計数回路４４はｆビン８幅の入出力
端子４８を備えており、この端子を通して隣接する前後
のプロセシングエレメント１２への計数値の転送と、外
部への転送を行う。

２次元アドレスメモリ１１と、ｎ個のプロセシングエレ
メント１２を組合せたパタンメモリ走査処理袋ホ１０を
用いて、ランレングス、交差線数を算出する。ランレン
グス、交差線数の算出原理は前述した通りである。

本発明においては、前述した処理をｎ個のプロセシング
エレメント１２を用いて、ｎ個のランレングス又は交差
線数をＩＣＬＫ毎に算出する。

以下に、ランレングス、交差線数の算出手法を示す。

［ランレングスの算出］ 第５図は水平方向のランレングス算出を示す図であり、
ｎ個中の任意の１個のプロセシングエレメント１２が水
平方向にランレングスを計数した場合の模式図を示す。

時刻Ｔｔ−１において、入力段の１ビツトレジスタ４１
には読出したパタンデータ０が５次段の１ビツトレジス
タ４２には、変化点情報である前時刻Ｔｔ−２で読出し
反転したパタンデータ１が保持されており、１ビツト論
理演算回路４３は２個の１ビットレジスタ４１．４２の
２人力より排他的論理和の否定をとり、その結果で計数
回路の動作を指定する。

この場合の演算結果は０であり、白点または黒点が連続
していることが検出され、計数回路の動作としてはカウ
ントアツプを指定する。その結果、計数回路の値はｊ＋
１゛となる。

時刻Ｔｔに進むと、入力段の１ビツトレジスタ４１には
新たに読出したパタンデータ１が、次段の１ビツトレジ
スタ４２には、変化点情報である時刻Ｔｔ−１で読出し
反転したパタンデータ１が保持されており、１ビツト論
理演算回路４３による排他的論理和の否定の結果は１と
なる。

この結果、白点から黒点への変化のあったことが検出さ
れ、計数回路の動作としては初期値１の設定を指定する
。その結果、計数回路の値は１となる。

この様にして、水平方向（旧、Ｈ５）へのランレングス
の算出をｎ個のプロセッシングエレメント１２が並列に
ＣＬＫに同期して行う。垂直方向（Ｈ３、Ｈ７）へのラ
ンレングスの算出は、２次元アドレスメモリ１１から、
パタンデータを垂直方向に読出せば良い。

水平方向、垂直方向共に走査方向を反転するには、２次
元アドレスメモリ１１にアクセスにする順序を降順また
は昇順に換えることで出来る。

また、ＩＣＬＫ毎にｎ個のプロセシングエレメントのデ
ータを外部に取り出せば、ｎＣＬＫ後にｎビット×ｎビ
ットの２次元アドレスメモリ１１上の全点において、水
平垂直方向（旧、Ｉ（５，１１３，８７）の１方向につ
いてランレングスを算出した結果が得られる。

第６図は２次元アドレスメモリとプロセシングエレメン
トを用いて＋４５°の方向にランレングスを計数した場
合の模式図を示す。

時刻Ｔｔ−１において、入力段の１ビツトレジスタ４１
には読出したパタンデータＯが、次段の１ビツトレジス
タ４２には、変化点情報である時刻Ｔｔ−２に左隣のプ
ロセシングエレメント１２で読出し反転したパタンデー
タ０が転送されており、１ビツト論理演算回路４３によ
る排他的論理和の否定の結果は０となる。

この結果、白点または黒点が連続している事が検出され
、計数回路の動作としてはカウントアツプを指定する。

この時、左隣のプロセシングエレメント１２から、前時
点までの計数値ｊが転送されており、計数回路の値はｊ
＋１となる。

計数結果と、変化点情報である１ビツトレジスタ４１の
反転したデータは、右隣のプロセシングエレメント１２
へ１時刻Ｔしの動作へ進む前に転送しておく。

時刻Ｔｔに進むと、入力段の１ビツトレジスタ４１には
新たに読出したパタンデータ１が、次段の１ビツトレジ
スタ４２に、変化点情報である時刻Ｔｔ−１で左隣で読
出し反転したパタンデータ１が予め転送されており、１
ビツト論理演算回路４３による排他的論理和の否定結果
は１となる。

この結果、白点から黒点への変化のあったことが検出さ
れ、計数回路の動作としては初期値１の設定を指定する
。その結果、計数回路の値は１となる。

この様にして、＋４５’の傾きでＨ２の方向へのランレ
ングスの算出は、アドレスを昇順に変化させながら、計
数結果と変化点情報を右方向に転送することによって実
現される。

＋４５°の傾きでＨ６の方向へのランレングスの算出は
、アドレスを降順に変化させながら、計数結果と変化点
情報を左方向に転送することによって実現される。

一４５’の傾きでＨ４の方向へのランレングスの算出は
、アドレスを昇順に変化させながら計数結果と、変化点
情報を左方向に転送することによって実現される。

一４５°の傾きでＨ８の方向へのランレングスの算出は
、アドレスを降順に変化させながら計数結果と、変化点
情報を右方向に転送することによって実現される。

水平、垂直方向（Ｈｌ、Ｈ５，Ｈ３，Ｈ７）と同様に、
±４５°（１１２，１１６，■、Ｈ８）方向へのランレ
ングスの算出は、ｎ個のプロセシングエレメントが並列
にＣＬＫに同期して行うので、ＩＣＬＫ毎にｎ個のプロ
セシングエレメント１２のデータを外部に取出せば、ｎ
ＣＬＫ後にｎビット×ｎビットの２次元アドレスメモリ
上の全点において、斜め１方向（）１２　、１１６　、
１１４　、　ＩＩ　８　’）についてランレングスを算
出した結果が得られる６ 以上述べたように、２次元アドレスメモリ１１の読出し
アドレスを、昇順または降順に一様に変化させつつｎ個
のプロセシングエレメント１２において、計数結果と変
化点情報を移動しなければ水平垂直方向のランレングス
の算出処理が出来る。

［交差線数の算出］ 第７図は２次元アドレスメモリとプロセシングエレメン
トを用いて水平方向の交差線数を計数した場合の模式図
を示す。交差線数の算出もランレングスの算出と同様に
して行う。

時刻Ｔｔ−１において、入力段の１ビツトレジスタ４１
には読出しパタンデータ１が、次段の１ビツトレジスタ
４２には変化点情報である時刻Ｔｔ−２で読出し反転し
たパタンデータ０が保持されており。

１ビツト論理演算回路４３は２個の１ビットレジスタ４
１．４２の２出力より論理和の否定をとり、その結果で
計数回路の動作を指定する。

この場合の演算結果は０であり、文字線との交差を終了
していないことが検出され、計数回路の動作としては値
の保持を指定する。その結果、計数回路の値は前時刻Ｔ
ｔ−１と同じｊとなる。

時刻Ｔしに進むと、入力段の１ビツトレジスタ４１には
新たに読出したパタンデータ０が１次段の１ビツトレジ
スタ４２には、変化点情報である時刻Ｔｔ−１で読出し
反転したパタンデータＯが保持されており、１ピット論
理演算回路４３による論理和の否定結果は１となる。

この結果、黒点から白点への変化より、ある文字線との
交差を終了したことが検出され、計数回路の動作として
はカウントアツプを指定する。その結果、計数回路の値
はｊ＋１となる。

この様にして水平方向（旧）への交差線数の算出を、ｎ
個のプロセシングエレメント１２が並列にＣＬＫに同期
して行う。垂直方向（Ｈ３，＋１７）への交差線数の算
出は２次元アドレスメモリ１１からパタンデータを垂直
方向に読出せば良い。

水平方向、垂直方向ともに走査方向を反転するには、２
次元アドレスメモリ１１にアクセスする順序を降順また
は昇順に換えることで出来る。

また、ランレングスの算出と同様に、ＩＣＬＫ毎にｎ個
のプロセシングエレメント１２のデータを外部に取り出
せば、ｎ　ＣＬ　Ｋ後にｎピッ１〜×ｎビツトの２次元
アドレスメモリ１１上の全点において、水平垂直方向（
旧、８５，１１３．Ｈ７）の各１方向について交差線数
を算出した結果が得られる。

第８図は２次元アドレスメモリとプロセシングエレメン
トを用いて＋４５°の方向（Ｈ２）にランレングスを計
数した場合の模式図である。

時刻Ｔｔ−１において、入力段の１ビツトレジスタ４１
には読出したパタンデータ１が、次段の１ビツトレジス
タ４２には、変化点情報である時刻Ｔｔ−２に左隣のプ
ロセシングエレメント１２で読出し反転したパタンデー
タ０が転送されており、１ビツト論理演算回路４３は２
個の１ビットレジスタ４１．４２の２出力より論理和の
否定をとり、その結果で計数回路の動作を指定する。

この場合の演算結果は０であり、文字線との交差を終了
していないことが検出され、計数回路の動作としては値
の保持を指定する。

この時、左隣のプロセシングエレメント１２から、前時
点までの計数値ｊが転送されており、計数回路の値はｊ
となる。

計数結果と変化点情報である１ビツトレジスタ４１の反
転したデータは、右隣のプロセシングエレメント１２へ
、時刻Ｔしの動作へ進む前に転送しておく。

時刻Ｔｔに進むと、入力段の１ビツトレジスタ４１には
新たに読出したバタンデータＯが、次段の１ビツトレジ
スタ４２には、変化点情報である時刻Ｔｔ−１に左隣で
読出し反転したパタンデータ１が予め転送されて保持さ
れており、１ビツト論理演算回路による論理和の否定の
結果は１となる。

この結果、黒点から白点への変化より、ある文字線との
交差を終了したことが検出され、計数回路の動作として
はカウントアツプを指定する。その結果、計数回路の値
はｊ＋１となる。

この様にして＋４５°方向（Ｈ２）への交差線数の算出
は、アドレスを降順に変化させながら、計数した結果と
変化点情報を右方向に転送することによって実現される
。

その他の、Ｈ６，旧、Ｈ８の各方向の交差線数の算出は
、ランレングスの算出と同様に、降順または昇順のアド
レスの変化方向と、右または左への計数結果と、変化点
情報の転送方向との組合せによって実現される。

水平、垂直方向（旧、Ｈ５，Ｈ３，＋１７）と同様に、
±４５＠方向への交差線数の算出をｎ個のプロセシング
エレメント１２が並列にＣＬＫに同期して行うので、Ｉ
ＣＬＫ毎にｎ個のプロセシングエレメント１２のデータ
を外部に取り出せば、ｎＣＬＫ後にｎビット×ｎビット
の２次元アドレスメモリ１１上の全点において、斜め１
方向（Ｈ２，Ｈ６，旧、Ｈ８）について交差線数を算出
した結果が得られる。

以上述べた様に、交差線数の算出においてもランレング
スの算出と同様に、２次元アドレスメモリ１１の読出し
アドレスを、昇順または降順に一様に変化させつつｎ個
のプロセシングエレメント１２において、計数結果と変
化点情報を右または左に一様に転送すれば、斜め方向の
交差線数の算出処理が、計数結果と変化点情報を移動し
なければ。

水平垂直方向の交差線数の算出処理が出来る。

２次元アドレスメモリ１１をｍビットＸｎビット（ｍ≧
ｎ）とした場合も同様に処理が実行出来る。

この場合には、ｎ個のプロセシングエレメント１２でｍ
ビットの処理を行うので、１ワード毎にｍ／ｎ回の時分
割処理となる。プロセシングエレメント１２をｐ個（ｍ
≧Ｐ≧１）とした場合も同様に処理でき、１ワード毎に
ｍ／ｐ回またはｎ／ｐ回の時分割処理となる。

この結果から明らかなように、従来構成のパタンメモリ
走査処理装置５０を用いて、ランレングス、交差線数を
算出するのに比べて、アドレス計算、ランレングスや交
差線数の計数時における１ビツト毎のシフト処理等の繁
雑な処理や、走査方向別メモリ装置６１などを必要とし
ない。

（発明の効果） 以上説明したように、本発明は、従来構成のパタンメモ
リ走査処理装置を用いて文字や図形のランレングスや交
差線数を算出するのに比較すると、パタンメモリに１次
元アドレスメモリを用いた従来構成のパタンメモリ走査
処理装置では不可欠であった、ワード配列の方向と異な
る方向に走査するためのアドレス計算や、ランレングス
や交差線数の計数時における１ビツト毎のシフト処理等
の繁雑な処理が不要となって、処理の高速化が可能であ
る。

また、従来の１次元アドレスメモリを用いて多方向への
走査を高速化するための、方向別メモリなどを必要とせ
ず、小型化が可能である。

このような利点があるので１文字認識やバタン認識装置
の高速化、小型化に効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例によるパタンメモリ走査
処理装置を示す図。 第２図は２次元アドレスメモリに用いた２次元アドレス
メモリセルを示す図、 第３図はフリップフロップ回路の構成を示す図、第４図
はプロセシングエレメントのブロック構成を示す図、 第５図は水平方向のランレングス算出を示す図。 第６図は２次元アドレスメモリとプロセシングエレメン
トを用いて＋４５″の方向にランレングスを計数した場
合の模式図。 第７図は２次元アドレスメモリとプロセシングエレメン
トを用いて水平方向の交差線数を計数した場合の模式図
、 第８図は２次元アドレスメモリとプロセシングエレメン
トを用いて＋４５°の方向（Ｈ２）にランレングスを計
数した場合の模式図、 第９図、第１０図は従来の文字認識や図形認識において
文字や図形の特徴を数値化する基本パラメータ。 第１１図は従来構成のパタンメモリ走査処理装置の構成
例を示す図、 第１２図は従来のランレングス算出処理の基本原理を示
す図、 第１３図は従来の交差線数の算出処理の基本原理を示す
図、 第１４図は従来の方向別パタンメモリ装置の概念図であ
る。 １０・・・パタンメモリ走査処理装置、１１・・・　２
次元アドレスメモリ、 １２・・・プロセシングエレメント、 １３・・・　Ｘワードアドレスデコーダ、１４・・・Ｙ
ワードアドレスデコーダ、１５・・・書込み回路、 １６・・・　Ｘワード読出し回路。 １７・・・　Ｙワード読出し回路、 １８・・・データバス、 １９・・・　２次元アドレスメモリセル。 ２０・・・スタティック型フリップフロップ（Ｆ−Ｆ）
、２１．２２・・・Ｆ−Ｆの端子、 ２３．２５・・・　２本のワード線、 ２４．２６，３０・・・　３本のビット線。 ２７．２８．２９・・・３個のｎチャネルＭＩＳ型電界
効果トランジスタ。 ３１．３３・・・２個のｐチャネルＭＩＳ型電界効果ト
ランジスタ、３２．３４・・・２個のｎチャネルＭＩＳ
型電界効果トランジスタ、４１．４２・・・　１ビツト
レジスタ。 ４３・・・　１ビツト論理演算回路、 ４４・・・　ｆビット長の計数回路、 ４５・・・非反転出力、 ４６・・・反転出力（変化点情報）、 ４７・・・　３人カマルチプレクサ、 ４８・・・計数回路の入出力端子、 ４９・・・　１ビツト入力、 ５０・・・パタンメモリ走査処理装置、５１・・・パタ
ンメモリ、５２・・・データメモリ、５３・・・演算回
路。 ５４・・・シーケンスコン１−ロール回路、５５・・・
プログラムメモリ、５６・・・データバス、６１・・・
走査方向別メモリ装置、 ６２・・・横方向走査用メモリ、 ６３・・・縦方向走査用メモリ、 ６４・・・＋４５″方向走査用メモリ、６５・・・−４
５″方向走査用メモリ。 特許出願人　日本電信電話株式会社 第（図 １０・・バクンメ七ソ友１ｇ！！、ｆｉ袋１１１　　・
・・　２次しアＹレスメｔソ１２°°°　ブ１＋とシン
グ連しメント１３・・・　Ｘワードアドレスク゛コータ
゛１４　　・　Ｙ　ｖ７−）”　　？ドレス？１コーク
１１５・・・Ｓ込み■鋒 １６・・Ｘマード跪がし穎貸 １７−Ｙ　’７−ド誂弘レリ玲 旧・・ヂ゛−ダバス １９　・・２次元アドレス〆むソゼル 第２図 第３図 ｎ ３１．３３−２＋１］１）Ｐケ、λＡ７ＭＩｓヴ噂−外
カト象トラシシ゛又り３２．３４−２（２）っｎダ１１
しＭＩＳｔ屯外テｐ募トランジ又り第４図 ４１．４２−　１　ビ、、ト　　レジスフ４３・・・１
　ビット麺しイ侵賽釦Ｊ）４４パｆ　ビット隻’７１ヤ
魚Ｊ月脣 ４５・・・酢良ｆム払力 ４６　゛皮ｔｆ一番声　（１ヒた、情報）４７・・・３
入カマｌレグルクザ ４８・・・３↑宸り玲りＸ払ｐ嬌３ ４９・・・　１　ピッ）Ｎ力 ２；ズ？：、１ドレスメｔソ１１０分 第８図 ２；に７ｔアドレ又メｔソ１１＃ヤケ 第９図 （ａ）　　　　　　（ｂ） 第１０図 ５゜ 第１２図

Claims (1)

1. 【特許請求の範囲】 水平方向からアクセスする場合にはｎワード×ｍビット
   のメモリとなり、垂直方向にアクセスする場合にはｍワ
   ード×ｎビットのメモリとなるｍビット×ｎビット（ｍ
   ≧ｎ）の２次元アドレスメモリと、ｐ個（ｍ≧ｐ≧ｎ）
   のプロセシングエレメントから成り、 そのプロセシングエレメント毎に、２次元アドレスメモ
   リから読出された０と１の２値データより０から１、ま
   たは、１から０への２種類の変化点を検出する手段と、 ２種類の変化点、または、いずれか一方の変化点の数を
   計数する計数回路と、 検出した変化点の情報と、計数した結果を、２次元アド
   レスメモリからデータを読出すサイクルに同期して、左
   または右隣のプロセシングエレメントと外部へ転送する
   手段とを、２次元アドレスメモリ上のｍビット×ｎビッ
   トの各点から見た縦横斜めの８方向に観測した場合の、
   ０または１の連続数や、０から１または１から０への変
   化回数を計数可能に配置したことを特徴とするパタンメ
   モリ走査処理装置。