KR920022797A - 이진 영상의 전처리 회로 - Google Patents

Abstract

내용 없음.

Description

이진 영상의 전처리 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 전처리 칩의 외형과 스테이트 다이아그램(seate diagram)이다.

제2도는 본 발명에 따른 전처리 칩의 개략적인 구성을 나타내기 위한 블럭도이다.

제3도는 본 발명에 따른 전처리 칩의 상세한 구성을 나타내기 위한 블럭도이다.

제4도는 본 발명의 전처리에 사용된 3*3기본 마스크이다.

제5도는 본 발명의 좌측 방향의 장음제거와 세선화에 적용될 마스크를 나타낸 것이다.

Claims (32)

1. 화소데이타를 리드 또는 라이트 하기 위한 저장수단; 상기 저장수단으로 부터의 데이타를 입력하여 3×3윈도우 내의 중앙 화소에 인접하는 이웃 화소들을 시계방향으로 90도씩 회전시키면서 잡음 제거 및 세선화를 수행하는 전처리 수단; 및 상기 저장수단과 전처리수단에 적절한 클럭을 발생하기 위한 제어수단을 구비한 것을 특징으로 하는 이진 영상 전처리 회로.
2. 제1항에 있어서, 상기 저장 수단은 화소 데이타를 리드하기 위한 제1어드레스 발생수단과, 화소데이타를 라이트하기 위한 제2어드레스 발생수단을 더 구비한 것을 특징으로 하는 이진 영상의 전처리 회로.
3. 제2항에 있어서, 상기 제1어드레스 발생수단과 상기 제2어드레스 발생수단은 발생되는 어드레스 차가 1인 것을 특징으로 하는 이진 영상의 전처리 회로.
4. 제3항에 있어서, 상기 제1어드레스 발생수단은 외부로 부터의 화소 데이타를 상기 저장 수단의 해당되는 어드레스에 입력하기 위한 어드레스를 발생하고, 상기 전처리 수단에 의해 잡음제거되거나 세선화된 데이타를 저장하기 위한 어드레스를 발생하는 것을 특징으로 하는 이진 영상의 전처리 회로.
5. 제4항에 있어서, 상기 제2어드레스 발생수단은 외부로 화소 데이타를 출력하기 위한 어드레스를 발생하고, 상기 전처리 수단에 데이타를 출력하기 위한 어드레스를 발생하는 것을 특징으로 하는 이진 영상의 전처리 회로.
6. 제2항에 있어서, 상기 저장 수단은 상기 제1어드레스 및 제2어드레스 발생수단의 출력을 제어하기 위한 어드레스 제어수단을 더 구비한 것을 특징으로 하는 이진 영상의 전처리 회로.
7. 제6항에 있어서, 상기 제1어드레스 및 제2어드레스 발생수단을 제1제어신호에 의해서 제어되는 바이너리 리플 카운터로 이루어진 것을 특징으로 하는 이진 영상의 전처리 회로.
8. 제1항에 있어서, 상기 전처리 수단은 제2제어신호에 응답하여 상기 저장 수단으로 부터의 화소 데이타를 저장하고 쉬프트 하는 쉬프트 수단과, 상기 쉬프트 수단과 규칙적으로 접속되며 제1신호에 의해서 3×3 윈도우의 좌측, 상측, 우축, 하측으로 상기 이웃화소들을 회전하는 회전수단과, 상기 회전수단으로부터 출력되는 데이타에 관해서 잡음 제거 및 세선화를 실행하는 실행 수단과, 제2신호에 의해 상기 잡음 제거 또는 세선화된 결과를 선택적으로 출력하기 위한 선택수단과, 제3신호에 의해서 상기 선택수단으로 부터의 데이타를 상기 저장 수단에 저장하는 게이팅 수단과, 상기 선택수단으로 부터의 데이타와 상기 중앙화소를 비교하기 위한 비교 수단과, 상기 실행 횟수를 카운트하고 전처리가 끝났음을 알리기 위한 카운팅 수단을 구비한 것을 특징으로 하는 이진 영상의 전처리 회로.
9. 제8항에 있어서, 상기 쉬프트 수단은 N비트의 입출력선에 각각 직렬 연결된 3개의 D 플립플롭들로 이루어진 것을 특징으로 하는 이진 연상의 전처리 회로.
10. 제9항에 있어서, 상기 회전 수단은 상기 제1신호가 제1상태인 경우에 입력되는 8개의 이웃화소를 그대로 출력하기 위한 제1NMOS 트랜지스터들과, 제2상태인 경우에 상기 8개의 이웃화소를 90도 오른쪽으로 회전하기 위한 제2NMOS 트랜지스터들과, 제3상태인 경우에 상기 8개의 이웃화소를 180도 오른쪽으로 회전하기 위한 제3NMOS 트랜지스터들과 제4상태인 경우에 상기 8개의 이웃화소를 270도 오른쪽으로 회전하기 위한 제4NMOS트랜지스터들로 이루어진 것을 특징으로 하는 이진 영상의 전처리 회로.
11. 제10항에 있어서, 상기 실행 수단은 3×3윈도우에서 1개의 고립된 화소, 두 화소가 독립되어 떨어져 있는 경우, 1개의 사선 방향으로 돌출된 화소, 1개의 직각 방향으로 돌출된 화소를 제거하는 잡음 제거 회로와, 경계 화소이고, 굴곡 화소가 아니고, 단말화소가 아닌 경우에 중앙 화소를 제거하는 세선화 회로로 이루어진 것을 특징으로 하는 이진 영상의 전처리 회로.
12. 제11항에 있어서, 상기 잡음 제거 회로는 PLA로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
13. 제12항에 있어서, 상기 세선화 회로는 PLA로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
14. 제13항에 있어서, 상기 선택 수단은 두개의 CMOS 전송 게이트로 이루어진 것을 특징으로 하는 이진 영상의 전처리 회로.
15. 제14항에 있어서, 상기 게이팅 수단은 3상태 버퍼들로 이루어진 것을 특징으로 하는 이진 영상의 전처리 회로.
16. 제15항에 있어서, 상기 비교수단은 입력되는 신호가 제1상태인 경우 턴온되는 제1PMOS 트랜지스터들, 제2PMOS 트랜지스터들과 제1NMOS 트랜지스터들, 입력되는 신호가 제2상태인 경우 턴온되는 제1PMOS 트랜지스터들과, 제1NMOS 트랜지스터들, 입력되는 신호가 제3상태인 경우 턴온되는 제2PMOS 트랜지스터들과 제2NMOS트랜지스터들, 입력되는 신호가 제4상태인 경우 턴온되는 제1NMOS트랜지스터들과 제2NMOS트랜지스터들로 구성된 N개의 비교회로로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
17. 제15항에 있어서, 상기 비교수단은 제1입력신호를 출력하기 위한 CMOS 전송 게이트를 턴온 또는 턴오프 하기 위한 제어신호를 발생하는 제2입력신호와, 상기 제2입력신호를 반전하기 위한 제1인버터와 상기 CMOS 전송게이트가 턴오프시에 제1입력신호를 반전하기 위한 제2인버터로 구성된 N개의 비교회로로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
18. 제16항 또는 제17항에 있어서, 상기 비교수단은 상기 비교 회로들의 출력단에 인버터를 더 구비한 것을 특징으로 하는 이진 영상의 전처리 회로.
19. 제18항에 있어서, 상기 비교 수단은 입력되는 신호가 모두 동일한 경우는 1의 값을 출력하고 상이한 경우는 O의 값을 출력하는 것을 특징으로 하는 이진 영상의 전처리 회로.
20. 제19항에 있어서, 상기 카운팅 수단은 어드레스의 수×4를 카운팅하는 것을 특징으로 하는 이진 영상의 전처리 회로.
21. 제20항에 있어서, 상기 카운팅 수단은 바이너리 리플 카운터로 이루어진 것을 특징으로 하는 이진 영상의 전처리 회로.
22. 제1항에 있어서, 상기 제어수단은 외부로 부터의 데이타 입력을 위한 클럭을 발생하기 위한 제1수단과, 입력된 데이타의 실행을 위한 클럭을 발생하기 위한 제2수단과, 처리된 데이타를 외부로 출력하기 위한 클럭을 발생하기 위한 제3수단으로 이루어진 것을 특징으로 하는 이진 영상의 전처리 회로.
23. 제22항에 있어서, 상기 제1수단은 펄스성의 데이타 입력 신호를 D플립플롭의 데이타 입력 단자와 클럭 신호 단자에 인가하고, 상기 D폴립플롭의 출력신호에 의해 인에이블되고 4비트 뫼비우스 카운터의 출력 신호를 입력하여 제1제어신호와 사기 저장수단을 제어하기 위한 신호를 발생하기 위한 수단으로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
24. 제23항에 있어서, 상기 수단은 PLA로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
25. 제24항에 있어서, 상기 제2수단은 펄스성의 실행 신호를 D플립플롭의 데이타 입력 단자와 클럭 신호 단자에 인가하고, 상기 D플립플롭의 출력신호에 의해 인에이블되고 4비트 뫼비우스 카운터의 출력 신호를 입력하여 제1, 제2, 제3제어신호와 상기 저장수단을 제어하기 위한 신호를 발생하기 위한 수단으로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
26. 제25항에 있어서, 상기, 수단은 PLA로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
27. 제26항에 있어서, 상기 제3수단은 펄스성의 데이타 출력 신호를 D플립플롭의 데이타 입력 단자와 클럭 신호 단자에 인가하고, 상기 D플립플롭의 출력신호에 의해 인에이블 되고, 4비트 뫼비우스 카운터의 출력 신호를 입력하여 제1, 제7신호와 상기 저장수단을 제어하기 위한 신호를 발생하기 위한 수단으로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
28. 제27항에 있어서, 상기 수단은 PLA로 구성된 것을 특징으로 하는 이진 영상의 전처리 회로.
29. 제28항에 있어서, 상기 4비트 뫼비우스 카운터는 4개의 D플립플롭의 클럭 신호 단자에 클럭 신호를 인가하고, 전단의 출력 신호를 후단의 입력단자를 연결하고 마지막단의 반전 출력 단자 신호를 첫째단의 데이타 입력 단자에 연결하여 각 D플립플롭의 출력단자를 통하여 4비트의 출력 신호를 발생하는 것을 특징으로 하는 이진 영상의 전처리 회로.
30. 제22항에 있어서, 상기 제어 수단은 펄스성의 아이들 신호를 D플립플롭의 데이타 입력 단자와 클럭 신호 단자에 인가하여 아이들 신호를 발생하고, 클리어 신호 단자에 펄스상의 클리어 신호를 인가하여 아이들 신호를 발생하고, 플리세트 신호 다자에 펄스성의 데이타 입력 신호를 인가하여 동작 상태임을 알리는 리세트 수단을 더 구비한 것을 특징으로 하는 이진 영상의 전처리 회로.
31. 제30항에 있어서, 상기 제1,제2,제3수단은 순차적으로 인에이블 되는 것을 특징으로 하는 이진 영상의 전처리 회로.
32. 이진 화상에 대해서 화상 패턴의 잡음 제거 및 세선화를 하는 전처리 회로에 있어서, 외부로 부터의 데이타를 입력하는 데이타 입력 단계 ; 입력된 데이타를 3×3 윈도우내의 중앙화소에 인접하는 이웃 화소들을 시계방향으로 90도씩 회전시키면서 잡음제거 및 세선화하는 데이타 실행 단계; 데이타의 출력을 준비하는 데이타 출력을 위한 대기 단계; 외부로 데이타의 출력을 하는 데이타 출력 단계로 데이타를 처리하는 이진 영상의 전처리 회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.