JPS6226949A - パケツト信号受信装置 - Google Patents
パケツト信号受信装置Info
- Publication number
- JPS6226949A JPS6226949A JP60166473A JP16647385A JPS6226949A JP S6226949 A JPS6226949 A JP S6226949A JP 60166473 A JP60166473 A JP 60166473A JP 16647385 A JP16647385 A JP 16647385A JP S6226949 A JPS6226949 A JP S6226949A
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- JP
- Japan
- Prior art keywords
- packet signal
- data
- clock
- output
- input
- Prior art date
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- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルパケットデータを受信し、パラレルの
制御データを出力するパケット信号受信装置に関する。
制御データを出力するパケット信号受信装置に関する。
従来、この種のパケット信号受信装置では、クロック発
生回路およびフレーミングコード検出カウンタ等のハー
ドウェア（回路）によりンリアルパケットを受信してい
た（昭和５７．８「放送技術」１８５頁〜１４Ｂ頁、昭
和５５．８１’−放送技術」１００頁図２）。
生回路およびフレーミングコード検出カウンタ等のハー
ドウェア（回路）によりンリアルパケットを受信してい
た（昭和５７．８「放送技術」１８５頁〜１４Ｂ頁、昭
和５５．８１’−放送技術」１００頁図２）。
上述した従来のパケット信号受信装置では、クロック再
生およびフレーミングコード検出をハードウェアで行っ
ているため、回路構成が大きくなる欠点があった。
生およびフレーミングコード検出をハードウェアで行っ
ているため、回路構成が大きくなる欠点があった。
本発明のパケット信号受信装置は、入力されるシリアル
パケット信号の整数倍の周波数を持つクロックパルスを
発生する発振器と、イネーブル信号がオンのとき入力し
た前記シリアルパケット信号が前記クロックパルスでサ
ンプリングされ【書込まれ、パラレル出力されるシリア
ル入力／パラレル出力のメモリと、前記メモリから出力
されたデータのクロック再生およびフレーミングコード
の検出をソフトウェア処理により行なった後、出力ポー
トより受信データとし２て出力するＣＰｔ、Ｊシステム
を有する。
パケット信号の整数倍の周波数を持つクロックパルスを
発生する発振器と、イネーブル信号がオンのとき入力し
た前記シリアルパケット信号が前記クロックパルスでサ
ンプリングされ【書込まれ、パラレル出力されるシリア
ル入力／パラレル出力のメモリと、前記メモリから出力
されたデータのクロック再生およびフレーミングコード
の検出をソフトウェア処理により行なった後、出力ポー
トより受信データとし２て出力するＣＰｔ、Ｊシステム
を有する。
このように、ソフトウェア処理によってクロック再生お
よびフレーミング検出の処理を行った後受信データどし
て出力ポートよりデータを出力することにより、従来の
八−ドウエアによるクロック再生回路およびフレーミン
グコード検出回路は不要となる。
よびフレーミング検出の処理を行った後受信データどし
て出力ポートよりデータを出力することにより、従来の
八−ドウエアによるクロック再生回路およびフレーミン
グコード検出回路は不要となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のパケット信号受信装置の一実施例のブ
ロック図、第２図はそのクロック再生を示す説明図であ
る。
ロック図、第２図はそのクロック再生を示す説明図であ
る。
水晶発振器４は、シリアルパケット信号の整数倍（８〜
１２倍程度）のクロックパルスを発生する。シリアル入
フψ（ラレル出力のメモリ８は、イネーブルイ、ｉ′号
２（シリアルパケット信号ｌが入力し始めた時にオンし
、なくなるとオフする）がオンのときクロックパルス５
でサンプルしてシリアルパケット信号１をシリアルパケ
ットのクロックの整数倍で入力１〜パラレルポート８か
らデータバス７土に出力する。ＣＰＵシステム６はメモ
リ８のデータをパラレルポート８．データバス７を通し
て入力した後、ソフトウェア処理によりクロック杓生お
よびフレーミングコード検出を行なった後出力ポート０
より受信データどして出力する。
１２倍程度）のクロックパルスを発生する。シリアル入
フψ（ラレル出力のメモリ８は、イネーブルイ、ｉ′号
２（シリアルパケット信号ｌが入力し始めた時にオンし
、なくなるとオフする）がオンのときクロックパルス５
でサンプルしてシリアルパケット信号１をシリアルパケ
ットのクロックの整数倍で入力１〜パラレルポート８か
らデータバス７土に出力する。ＣＰＵシステム６はメモ
リ８のデータをパラレルポート８．データバス７を通し
て入力した後、ソフトウェア処理によりクロック杓生お
よびフレーミングコード検出を行なった後出力ポート０
より受信データどして出力する。
次に、本実施例の動作を説明する。
（１） クロック再生
ここではシリアルパケット信号の１０倍の周期のクロッ
クパルス５でサンプルした場合を示す。
クパルス５でサンプルした場合を示す。
この段階ではクロックランの大体の位置はイネーブル信
号２によりわかっているが、クロックの正確な位相はわ
かっていない。したがって、クロックの正確なパターン
データ（本実施例では５バイト×８ビット＝４．０ビツ
ト）と２０回マツチングを取っていき差分の１番少い所
をクロックの位相とする。例えば、メモリ８内に取り込
まれたパケットデータが正確にデユーティ比ｌ：１にな
っていればクロックの正確なパターンデータと完全に一
致する所があるはずでおる。
号２によりわかっているが、クロックの正確な位相はわ
かっていない。したがって、クロックの正確なパターン
データ（本実施例では５バイト×８ビット＝４．０ビツ
ト）と２０回マツチングを取っていき差分の１番少い所
をクロックの位相とする。例えば、メモリ８内に取り込
まれたパケットデータが正確にデユーティ比ｌ：１にな
っていればクロックの正確なパターンデータと完全に一
致する所があるはずでおる。
（２） データサンプル
（ｂｌで決定したクロック位相に従ってシリアルデータ
全体をサンプリングし、データを再生する。
全体をサンプリングし、データを再生する。
ただし、まだこの段階ではデータのｌ紬韓を示すフレー
ミングコードが検出されていない。
ミングコードが検出されていない。
（３） フレーミングコード検出
（２）でサンプルしたデータのフレーミングコード附近
のデータとデータのマツチングを収る。１ビツトづつず
らして行き差分の１番少い所をフレーミングコードとす
る。誤りがなけれは完全に一致するはずであるが、デー
タ誤りがあれば数ビツト差が出る。誤りビットをいくつ
許すかはフレーミングコードのビット長による。例えば
ネットキュー装置では１１ピツトであり、誤りは２まで
許す。
のデータとデータのマツチングを収る。１ビツトづつず
らして行き差分の１番少い所をフレーミングコードとす
る。誤りがなけれは完全に一致するはずであるが、デー
タ誤りがあれば数ビツト差が出る。誤りビットをいくつ
許すかはフレーミングコードのビット長による。例えば
ネットキュー装置では１１ピツトであり、誤りは２まで
許す。
これによってパケットデータの始りの位置が検出できる
から受信データを再生できたことになる。
から受信データを再生できたことになる。
（３）で再生したデータを出力ポート９に受信データと
して出力する。
して出力する。
以上説明したように本発明は、ソフトウェア処理によっ
てクロック再生およびフレーミング検出の処理を行った
後受信データとして出力ポートよりデータを出力するこ
とにより、従来の八−ドウエアによるクロック再生回路
およびフレーミングコード検出回路は不要となり、回路
構成が簡単になるという効果がある。
てクロック再生およびフレーミング検出の処理を行った
後受信データとして出力ポートよりデータを出力するこ
とにより、従来の八−ドウエアによるクロック再生回路
およびフレーミングコード検出回路は不要となり、回路
構成が簡単になるという効果がある。
第１図は本発明のパケット信号受信装置の一実施例のブ
ロック図、第２図はそのクロック再生を示す説明図であ
る。 ｌニジリアルパケット信号。 ２：イネーブル信号、 ８：メモリ。 ４：水晶発振器、 ５：クロックパルス。 ６ ： ＣＰ［Ｉシステム、 ７：データバス。 ８；パラレルポート、 ９：出力ポート。 −〇−
ロック図、第２図はそのクロック再生を示す説明図であ
る。 ｌニジリアルパケット信号。 ２：イネーブル信号、 ８：メモリ。 ４：水晶発振器、 ５：クロックパルス。 ６ ： ＣＰ［Ｉシステム、 ７：データバス。 ８；パラレルポート、 ９：出力ポート。 −〇−
Claims (1)
- 【特許請求の範囲】 入力されるシリアルパケット信号の整数倍の周波数を持
つクロックパルスを発生する発振器と、イネーブル信号
がオンのとき入力した前記シリアルパケット信号が前記
クロックパルスでサンプリングされて書込まれ、パラレ
ル出力されるシリアル入力／パラレル出力のメモリと、 前記メモリから出力されたデータのクロック再生および
フレーミングコードの検出をソフトウェア処理により行
なった後、出力ポートより受信データとして出力するＣ
ＰＵシステムを有するパケット信号受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166473A JPS6226949A (ja) | 1985-07-26 | 1985-07-26 | パケツト信号受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166473A JPS6226949A (ja) | 1985-07-26 | 1985-07-26 | パケツト信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226949A true JPS6226949A (ja) | 1987-02-04 |
Family
ID=15832047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60166473A Pending JPS6226949A (ja) | 1985-07-26 | 1985-07-26 | パケツト信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226949A (ja) |
-
1985
- 1985-07-26 JP JP60166473A patent/JPS6226949A/ja active Pending
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