JPS6226724B2 - - Google Patents
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- JPS6226724B2 JPS6226724B2 JP56143254A JP14325481A JPS6226724B2 JP S6226724 B2 JPS6226724 B2 JP S6226724B2 JP 56143254 A JP56143254 A JP 56143254A JP 14325481 A JP14325481 A JP 14325481A JP S6226724 B2 JPS6226724 B2 JP S6226724B2
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- Japan
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- microprogram
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- 230000004048 modification Effects 0.000 claims description 9
- 238000012986 modification Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、２レベルマイクロプログラム制御方
式の第１レベルのマイクロプログラムと第２レベ
ルのマイクロプログラム間の制御方式に関する。
式の第１レベルのマイクロプログラムと第２レベ
ルのマイクロプログラム間の制御方式に関する。
従来、２レベルマイクロプログラム制御方式で
は、順序制御機能とマイクロ操作の指定とを分離
した方式と、垂直型マイクロ命令によつて水平型
マイクロプログラムを制御する方式とがある。と
ころが前者の方式は、順序制御情報を格納してあ
る制御記憶容量はマイクロプログラムのステツプ
数だけ必要となり、また、分岐がある場合のアド
レス決定のためにマイクロ操作指定部から分岐ア
ドレスをもらう必要が生じるなどの欠点がある。
また、後者の方式では、第２レベルの水平型マイ
クロプログラム部が第１レベルの垂直型マイクロ
命令の制御記憶からの取出しを制御することにな
るが、この場合は第１レベルのマイクロ命令と第
２レベルの並列実行が不可能となる欠点があつ
た。
は、順序制御機能とマイクロ操作の指定とを分離
した方式と、垂直型マイクロ命令によつて水平型
マイクロプログラムを制御する方式とがある。と
ころが前者の方式は、順序制御情報を格納してあ
る制御記憶容量はマイクロプログラムのステツプ
数だけ必要となり、また、分岐がある場合のアド
レス決定のためにマイクロ操作指定部から分岐ア
ドレスをもらう必要が生じるなどの欠点がある。
また、後者の方式では、第２レベルの水平型マイ
クロプログラム部が第１レベルの垂直型マイクロ
命令の制御記憶からの取出しを制御することにな
るが、この場合は第１レベルのマイクロ命令と第
２レベルの並列実行が不可能となる欠点があつ
た。
本発明の目的は、マイクロプログラム間で停
止、再開制御を行うと共に、第２レベルの実行結
果により、第１レベルのマイクロプログラムの実
行アドレスを修飾することにより上記欠点を解決
し、第１レベルの制御記憶の語数を減少させ、シ
ーケンス部のアドレス幅が減少することで制御部
の金物量が減り、また分岐アドレス制御やマイク
ロプログラム間制御が容易で、プログラムの並列
実行により処理能力の高いマイクロプログラム制
御方式を提供することにある。
止、再開制御を行うと共に、第２レベルの実行結
果により、第１レベルのマイクロプログラムの実
行アドレスを修飾することにより上記欠点を解決
し、第１レベルの制御記憶の語数を減少させ、シ
ーケンス部のアドレス幅が減少することで制御部
の金物量が減り、また分岐アドレス制御やマイク
ロプログラム間制御が容易で、プログラムの並列
実行により処理能力の高いマイクロプログラム制
御方式を提供することにある。
本発明のマイクロプログラム制御方式は、マイ
クロプログラムを２レベルにした２レベルマイク
ロプログラム制御方式において、第１レベルの制
御記憶内に第２レベルのマイクロプログラムの実
行を指示する実行指示フイルードと、該第２レベ
ルのマイクロプログラムの実行開始アドレスを指
定する実行アドレスフイールドと、第１レベル自
身のマイクロプログラム実行順序を制御するシー
ケンス制御フイールドと、第１レベルのマイクロ
プログラムを停止させる停止指示フイールドを有
し、第２レベルの制御記憶内に第２レベル自身の
マイクロプログラムの実行順序を制御するシーケ
ンス制御フイールドと、第１レベルのマイクロプ
ログラムのアドレスを修飾するアドレス修飾フイ
ールドを有し、前記第１レベルのマイクロプログ
ラムのシーケンス制御フイールドの指定により、
第１レベルのマイクロプログラムの実行順序を制
御する手段と、前記第２レベルのマイクロプログ
ラムのシーケンス制御フイールドの指定により、
第２レベルのマイクロプログラムの実行順序を制
御する手段とを有し、第１レベルのマイクロプロ
グラムの実行指示フイールドにより、第１レベル
のマイクロプログラム内の実行開始アドレスを第
２レベルのマイクロプログラムアドレスに設定す
る手段と、第１レベルのマイクロプログラム内の
停止指示フイールドの停止指示により、第１レベ
ルのマイクロプログラムの実行を中断し、更に第
２レベルのマイクロプログラムのアドレス修飾フ
イールドにより、第１レベルのマイクロアドレス
が修飾され、第２レベルのマイクロプログラム内
の再開指示フイールドの再開指示により、第１レ
ベルのマイクロプログラムを前記修飾されたアド
レスから再開させる手段を備えたことを特徴とす
る。
クロプログラムを２レベルにした２レベルマイク
ロプログラム制御方式において、第１レベルの制
御記憶内に第２レベルのマイクロプログラムの実
行を指示する実行指示フイルードと、該第２レベ
ルのマイクロプログラムの実行開始アドレスを指
定する実行アドレスフイールドと、第１レベル自
身のマイクロプログラム実行順序を制御するシー
ケンス制御フイールドと、第１レベルのマイクロ
プログラムを停止させる停止指示フイールドを有
し、第２レベルの制御記憶内に第２レベル自身の
マイクロプログラムの実行順序を制御するシーケ
ンス制御フイールドと、第１レベルのマイクロプ
ログラムのアドレスを修飾するアドレス修飾フイ
ールドを有し、前記第１レベルのマイクロプログ
ラムのシーケンス制御フイールドの指定により、
第１レベルのマイクロプログラムの実行順序を制
御する手段と、前記第２レベルのマイクロプログ
ラムのシーケンス制御フイールドの指定により、
第２レベルのマイクロプログラムの実行順序を制
御する手段とを有し、第１レベルのマイクロプロ
グラムの実行指示フイールドにより、第１レベル
のマイクロプログラム内の実行開始アドレスを第
２レベルのマイクロプログラムアドレスに設定す
る手段と、第１レベルのマイクロプログラム内の
停止指示フイールドの停止指示により、第１レベ
ルのマイクロプログラムの実行を中断し、更に第
２レベルのマイクロプログラムのアドレス修飾フ
イールドにより、第１レベルのマイクロアドレス
が修飾され、第２レベルのマイクロプログラム内
の再開指示フイールドの再開指示により、第１レ
ベルのマイクロプログラムを前記修飾されたアド
レスから再開させる手段を備えたことを特徴とす
る。
次に図面を参照して本発明について説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。第１レベルの制御記憶（CM1）１１と、
第２レベルの制御記憶（CM2）２１は、各々第
１レベル制御記憶アドレスレジスタ（CMAR1）
１２と第２レベル制御記憶アドレスレジスタ
（CMAR2）２２で示される内容に従い、制御記
憶から情報を取り出す。CMAR1１２には第１レ
ベルアドレスセレクタ（SEL1）１３により第１
レベルプログラムカウンタ（PC1）１４、サブル
ーチンスタツク（STK）１５、第１レベルジヤ
ンプアドレス（JUMP1）３１の内で第１レベル
シーケンス制御フイールド（SEQ1）３２の指定
するものが選択されラツチされる。CMAR2２１
には、第２レベルアドレスセレクタ（SEL2）２
３により、第２レベルプログラムカウンタ
（PC2）２４、第１レベルのマイクロプログラム
からの実行開始のアドレス（EXAD）３３、第２
レベルジヤンプアドレス（JUMP2）３４のなか
で第２レベルシーケンス制御フイールド
（SEQ2）３５と第１レベルのマイクロプログラ
ムからの実行指定フイールド（EXIN）３６で指
定されるものが選択されラツチされる。第１レベ
ルのマイクロプログラムから停止指示
（STPIN）３７が出されると、停止再開制御部
（STCNT）２５により、停止信号（STOP）３８
が出され、CMAR1１２の更新を禁止する。第１
レベルのマイクロプログラムの再開は第２レベル
のマイクロプログラムの再開指示（START）３
９によりSTCNT２５からSTOP３８が解除され
る。この時第２レベルのマイクロプログラムのア
ドレス修飾フイールド（ADMOD）４０により、
CMAR1１１が修飾される。CM1１１から取り出
されるマイクロ命令は第１レベルマイクロインス
トラクシヨンレジスタ（CMIR1）１６に入り、
CM2２１から取り出されるマイクロ命令は第２
レベルマイクロインストラクシヨンレジスタ
（CMIR2）２６に入り、各々デコーダ（DEC1）
１７、（DEC2）２７によりデコードされゲート
制御信号を作る。
ある。第１レベルの制御記憶（CM1）１１と、
第２レベルの制御記憶（CM2）２１は、各々第
１レベル制御記憶アドレスレジスタ（CMAR1）
１２と第２レベル制御記憶アドレスレジスタ
（CMAR2）２２で示される内容に従い、制御記
憶から情報を取り出す。CMAR1１２には第１レ
ベルアドレスセレクタ（SEL1）１３により第１
レベルプログラムカウンタ（PC1）１４、サブル
ーチンスタツク（STK）１５、第１レベルジヤ
ンプアドレス（JUMP1）３１の内で第１レベル
シーケンス制御フイールド（SEQ1）３２の指定
するものが選択されラツチされる。CMAR2２１
には、第２レベルアドレスセレクタ（SEL2）２
３により、第２レベルプログラムカウンタ
（PC2）２４、第１レベルのマイクロプログラム
からの実行開始のアドレス（EXAD）３３、第２
レベルジヤンプアドレス（JUMP2）３４のなか
で第２レベルシーケンス制御フイールド
（SEQ2）３５と第１レベルのマイクロプログラ
ムからの実行指定フイールド（EXIN）３６で指
定されるものが選択されラツチされる。第１レベ
ルのマイクロプログラムから停止指示
（STPIN）３７が出されると、停止再開制御部
（STCNT）２５により、停止信号（STOP）３８
が出され、CMAR1１２の更新を禁止する。第１
レベルのマイクロプログラムの再開は第２レベル
のマイクロプログラムの再開指示（START）３
９によりSTCNT２５からSTOP３８が解除され
る。この時第２レベルのマイクロプログラムのア
ドレス修飾フイールド（ADMOD）４０により、
CMAR1１１が修飾される。CM1１１から取り出
されるマイクロ命令は第１レベルマイクロインス
トラクシヨンレジスタ（CMIR1）１６に入り、
CM2２１から取り出されるマイクロ命令は第２
レベルマイクロインストラクシヨンレジスタ
（CMIR2）２６に入り、各々デコーダ（DEC1）
１７、（DEC2）２７によりデコードされゲート
制御信号を作る。
第２図は本発明におけるマイクロプログラムの
一実施例を示すフローチヤートであり、一点鎖線
の左側がCM2で実行されるマイクロ操作部であ
り、右側の部分がCM1で実行されるマイクロ操
作部である。また第３図は、第１レベルの制御記
憶の内容を示す図、第４図は第２レベルの制御記
憶の内容を示す図である。
一実施例を示すフローチヤートであり、一点鎖線
の左側がCM2で実行されるマイクロ操作部であ
り、右側の部分がCM1で実行されるマイクロ操
作部である。また第３図は、第１レベルの制御記
憶の内容を示す図、第４図は第２レベルの制御記
憶の内容を示す図である。
CM1の〔α〕番地が読み出されたとする。こ
の時、CM2の〔ａ〕番地のマイクロプログラム
の実行が指示され、CM1ではR1＝R3を実行す
る。CM1のシーケンス制御は＋１で、かつ停止
指示が無いので、次アドレス〔α＋１〕番地が読
み出される。CM2の〔ｂ〕番地の関数SUBを実
行し、CM1ではR2＝R2＋R5が実行される。CM1
のシーケンス制御は＋１でかつ停止指示が無いの
で次アドレス〔α＋２〕番地が読み出され、R4
＝R2＋１が実行される。この時CM2の実行指示
フイールドは実行指示をしていないのでCM1内
のCM2実行アドレスは無意味となる。しかし、
CM2は、先の〔ｂ〕番地実行時に、CM2のシー
ケンス制御フイールドが＋１指定となつていたた
め連続して〔ｂ＋１〕番地が実行されることにな
る。ここで、停止指示が出されているため、〔α
＋３〕番地の実行が止められる。CM2では、関
数SUBが〔ｂ＋ｎ〕番目迄実行指示となつてい
るので、CM1の停止にかかわらず〔ｂ＋ｎ〕番
目迄実行される。CM2が〔ｂ＋ｎ〕番地を実行
すると再開指示が出されるので、〔α＋３〕が読
み出され、〔α＋３〕番地の実行が始まる。ここ
では、CM1のマイクロ操作はNOP（No
Operation）で操作指定が無く、CM2のＣ番地の
マイクロプログラムが実行される。ここでは、
CM1のシーケンス制御フイールドがcond2で、
CM2の条件であるので、CM2からのアドレス修
飾を許し、条件が偽ならアドレス修飾フイールド
により指示される内容＋10でアドレス修飾し、
〔α＋13〕番地を実行する。もし条件が真である
なら、〔α＋４〕番地が実行される。
の時、CM2の〔ａ〕番地のマイクロプログラム
の実行が指示され、CM1ではR1＝R3を実行す
る。CM1のシーケンス制御は＋１で、かつ停止
指示が無いので、次アドレス〔α＋１〕番地が読
み出される。CM2の〔ｂ〕番地の関数SUBを実
行し、CM1ではR2＝R2＋R5が実行される。CM1
のシーケンス制御は＋１でかつ停止指示が無いの
で次アドレス〔α＋２〕番地が読み出され、R4
＝R2＋１が実行される。この時CM2の実行指示
フイールドは実行指示をしていないのでCM1内
のCM2実行アドレスは無意味となる。しかし、
CM2は、先の〔ｂ〕番地実行時に、CM2のシー
ケンス制御フイールドが＋１指定となつていたた
め連続して〔ｂ＋１〕番地が実行されることにな
る。ここで、停止指示が出されているため、〔α
＋３〕番地の実行が止められる。CM2では、関
数SUBが〔ｂ＋ｎ〕番目迄実行指示となつてい
るので、CM1の停止にかかわらず〔ｂ＋ｎ〕番
目迄実行される。CM2が〔ｂ＋ｎ〕番地を実行
すると再開指示が出されるので、〔α＋３〕が読
み出され、〔α＋３〕番地の実行が始まる。ここ
では、CM1のマイクロ操作はNOP（No
Operation）で操作指定が無く、CM2のＣ番地の
マイクロプログラムが実行される。ここでは、
CM1のシーケンス制御フイールドがcond2で、
CM2の条件であるので、CM2からのアドレス修
飾を許し、条件が偽ならアドレス修飾フイールド
により指示される内容＋10でアドレス修飾し、
〔α＋13〕番地を実行する。もし条件が真である
なら、〔α＋４〕番地が実行される。
このように停止、再開制御機構により、２つの
マイクロプログラム間で処理時間の異なる機能が
容易に実現でき、並列処理効率が良く、かつ２レ
ベルマイクロプログラム制御方式の持つプログラ
ムの融通性や変更の容易性が実現される。
マイクロプログラム間で処理時間の異なる機能が
容易に実現でき、並列処理効率が良く、かつ２レ
ベルマイクロプログラム制御方式の持つプログラ
ムの融通性や変更の容易性が実現される。
本発明は、以上のように、停止、再開制御と、
第１レベルのマイクロプログラムから第２レベル
のマイクロプログラムの実行制御と、第２レベル
から第１レベルのマイクロプログラムのアドレス
を修飾する機構を利用することにより、第１レベ
ルのマイクロプログラムが容易に作成され、また
記憶語数も減少させることができ、また、２つの
マイクロプログラムの並列処理が効果的に実現さ
れる。
第１レベルのマイクロプログラムから第２レベル
のマイクロプログラムの実行制御と、第２レベル
から第１レベルのマイクロプログラムのアドレス
を修飾する機構を利用することにより、第１レベ
ルのマイクロプログラムが容易に作成され、また
記憶語数も減少させることができ、また、２つの
マイクロプログラムの並列処理が効果的に実現さ
れる。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明におけるマイクロプログラムの一
実施例を示すフローチヤート、第３図は第１図に
示した一実施例における第１レベルの制御記憶の
内容を示す図、第４図は同じく第２レベルの制御
記憶の内容を示す図である。 １１……第１レベルの制御記憶（CM1）、１２
……第１レベルの制御記憶アドレスレジスタ
（CMAR1）、１３……第１レベルアドレスセレク
タ（SEL1）、１４……第１レベルプログラムカウ
ンタ（PC1）、１５……サブルーチンスタツク
（STK）、１６……第１レベルマイクロインスト
ラクシヨンレジスタ（CMIR1）、１７……デコー
ダ（DEC1）、２１……第２レベルの制御記憶
（CM2）、２２……第２レベル制御記憶アドレス
レジスタ（CMAR2）、２３……第２レベルアド
レスセレクタ（SEL2）、２４……第２レベルプロ
グラムカウンタ（PC2）、２５……停止再開制御
部（STCNT）、２６……第２レベルマイクロイ
ンストラクシヨンレジスタ（CMIR2）、２７……
デコーダ（DEC2）、３１……第１レベルジヤン
プアドレス（JUMP1）、３２……第１レベルシー
ケンス制御フイールド（SEQ1）、３３……第１
レベルのマイクロプログラムからの実行開始のア
ドレス（EXAD）、３４……第２レベルジヤンプ
アドレス（JUMP2）、３５……第２レベルシーケ
ンス制御フイールド（SEQ2）、３６……第１レ
ベルのマイクロプログラムからの実行指示フイー
ルド（EXIN）、３７……第１レベルのマイクロ
プログラムからの停止指示（STPIN）、３８……
停止信号（STOP）、３９……第２レベルのマイ
クロプログラムの再開指示（START）、４０…
…第２レベルのマイクロプログラムのアドレス修
飾フイールド（ADMOD）。
第２図は本発明におけるマイクロプログラムの一
実施例を示すフローチヤート、第３図は第１図に
示した一実施例における第１レベルの制御記憶の
内容を示す図、第４図は同じく第２レベルの制御
記憶の内容を示す図である。 １１……第１レベルの制御記憶（CM1）、１２
……第１レベルの制御記憶アドレスレジスタ
（CMAR1）、１３……第１レベルアドレスセレク
タ（SEL1）、１４……第１レベルプログラムカウ
ンタ（PC1）、１５……サブルーチンスタツク
（STK）、１６……第１レベルマイクロインスト
ラクシヨンレジスタ（CMIR1）、１７……デコー
ダ（DEC1）、２１……第２レベルの制御記憶
（CM2）、２２……第２レベル制御記憶アドレス
レジスタ（CMAR2）、２３……第２レベルアド
レスセレクタ（SEL2）、２４……第２レベルプロ
グラムカウンタ（PC2）、２５……停止再開制御
部（STCNT）、２６……第２レベルマイクロイ
ンストラクシヨンレジスタ（CMIR2）、２７……
デコーダ（DEC2）、３１……第１レベルジヤン
プアドレス（JUMP1）、３２……第１レベルシー
ケンス制御フイールド（SEQ1）、３３……第１
レベルのマイクロプログラムからの実行開始のア
ドレス（EXAD）、３４……第２レベルジヤンプ
アドレス（JUMP2）、３５……第２レベルシーケ
ンス制御フイールド（SEQ2）、３６……第１レ
ベルのマイクロプログラムからの実行指示フイー
ルド（EXIN）、３７……第１レベルのマイクロ
プログラムからの停止指示（STPIN）、３８……
停止信号（STOP）、３９……第２レベルのマイ
クロプログラムの再開指示（START）、４０…
…第２レベルのマイクロプログラムのアドレス修
飾フイールド（ADMOD）。
Claims (1)
- １ マイクロプログラムを２レベルにした２レベ
ルマイクロプログラム制御方式において、第１レ
ベルの制御記憶内に第２レベルのマイクロプログ
ラムの実行を指示する実行指示フイールドと、該
第２レベルのマイクロプログラムの実行開始アド
レスを指定する実行アドレスフイールドと、第１
レベル自身のマイクロプログラム実行順序を制御
するシーケンス制御フイールドと、第１レベルの
マイクロプログラムを停止させる停止指示フイー
ルドを有し、第２レベルの制御記憶内に第２レベ
ル自身のマイクロプログラムの実行順序を制御す
るシーケンス制御フイールドと、第１レベルのマ
イクロプログラムのアドレスを修飾するアドレス
修飾フイールドを有し、前記第１レベルのマイク
ロプログラムのシーケンス制御フイールドの指定
により、第１レベルのマイクロプログラムの実行
順序を制御する手段と、前記第２レベルのマイク
ロプログラムのシーケンス制御フイールドの指定
により第２レベルのマイクロプログラムの実行順
序を制御する手段とを有し、第１レベルのマイク
ロプログラムの実行指示フイールドにより、第１
レベルのマイクロプログラム内の実行開始アドレ
スを第２レベルのマイクロプログラムアドレスに
設定する手段と、第１レベルのマイクロプログラ
ム内の停止指示フイールドの停止指示により、第
１レベルのマイクロプログラムの実行を中断し、
更に第２レベルのマイクロプログラムのアドレス
修飾フイールドにより、第１レベルのマイクロア
ドレスが修飾され、第２レベルのマイクロプログ
ラム内の再開指示フイールドの再開指示により、
第１レベルのマイクロプログラムを前記修飾され
たアドレスから再開させる手段を備えたことを特
徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14325481A JPS5846440A (ja) | 1981-09-11 | 1981-09-11 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14325481A JPS5846440A (ja) | 1981-09-11 | 1981-09-11 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846440A JPS5846440A (ja) | 1983-03-17 |
| JPS6226724B2 true JPS6226724B2 (ja) | 1987-06-10 |
Family
ID=15334465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14325481A Granted JPS5846440A (ja) | 1981-09-11 | 1981-09-11 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846440A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0121372A3 (en) * | 1983-04-05 | 1988-03-02 | Unisys Corporation | Hierarchy of control stores for overlapped data transmission |
| US4586133A (en) * | 1983-04-05 | 1986-04-29 | Burroughs Corporation | Multilevel controller for a cache memory interface in a multiprocessing system |
| JPS62105237A (ja) * | 1985-10-31 | 1987-05-15 | Nec Corp | マイクロプログラム制御装置 |
| JPS62108332A (ja) * | 1985-11-07 | 1987-05-19 | Nec Corp | マイクロプログラム制御装置 |
| JPH0642207B2 (ja) * | 1987-04-21 | 1994-06-01 | 富士電機株式会社 | マルチレベルプログラミング方式 |
| JP2757388B2 (ja) * | 1988-09-08 | 1998-05-25 | 日本電気株式会社 | マイクロプログラム制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5479533A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Data processing unit |
-
1981
- 1981-09-11 JP JP14325481A patent/JPS5846440A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5479533A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Data processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846440A (ja) | 1983-03-17 |
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