JPS62257760A - バイポ−ラ型半導体集積回路 - Google Patents
バイポ−ラ型半導体集積回路Info
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- JPS62257760A JPS62257760A JP10011986A JP10011986A JPS62257760A JP S62257760 A JPS62257760 A JP S62257760A JP 10011986 A JP10011986 A JP 10011986A JP 10011986 A JP10011986 A JP 10011986A JP S62257760 A JPS62257760 A JP S62257760A
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- 230000015556 catabolic process Effects 0.000 claims abstract description 13
- 230000005611 electricity Effects 0.000 abstract description 11
- 230000003068 static effect Effects 0.000 abstract description 11
- 230000001681 protective effect Effects 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 6
- 230000006378 damage Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
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- 238000002955 isolation Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はバイポーラ型半導体集積回路であって、電源端
子とこれに接続されるバイポーラ型トランジスタのベー
スとの間に保護素子を設けることにより、バイポーラ型
半導体集積回路の負極性の静電気による破壊を防止する
。
子とこれに接続されるバイポーラ型トランジスタのベー
スとの間に保護素子を設けることにより、バイポーラ型
半導体集積回路の負極性の静電気による破壊を防止する
。
本発明はバイポーラ型半導体集積回路に関し、ＰＮ接合
を流れる電流により動作を行なうバイポーラ型トランジ
スタ及びタイオード等を用いたバイポーラ型半導体集積
回路に関する。
を流れる電流により動作を行なうバイポーラ型トランジ
スタ及びタイオード等を用いたバイポーラ型半導体集積
回路に関する。
バイポーラ型半導体集積回路は、第３図に示す如き構造
である。図中、Ｐ型の基板１ｏにｎ°型の埋込層１１が
形成され、その上にエピタキシャル成長によるｎ型の素
子形成領域１２．１３゜１４が形成されている。素子形
成領域１２〜１４夫々はＰ１型の素子分離領域１５によ
り分ｔ！ｎさ゛れている。基板１０は接地されている。
である。図中、Ｐ型の基板１ｏにｎ°型の埋込層１１が
形成され、その上にエピタキシャル成長によるｎ型の素
子形成領域１２．１３゜１４が形成されている。素子形
成領域１２〜１４夫々はＰ１型の素子分離領域１５によ
り分ｔ！ｎさ゛れている。基板１０は接地されている。
素子形成領域１２にはＰ型領域１６、ｎ″領域１７．１
８が設けられ、これらに取付けられた電極１９．２０．
２１夫々をベース、コレクタ、エミッタとするＮＰＮ型
トランジスタが構成されている。また、素子形成領域１
３にはｎ″′型領域２３、Ｐ型領ｂ１．２３．２４が設
けられ、これらに取付けられた電極２５，２６．２７夫
々をベース。
８が設けられ、これらに取付けられた電極１９．２０．
２１夫々をベース、コレクタ、エミッタとするＮＰＮ型
トランジスタが構成されている。また、素子形成領域１
３にはｎ″′型領域２３、Ｐ型領ｂ１．２３．２４が設
けられ、これらに取付けられた電極２５，２６．２７夫
々をベース。
エミッタ、コレクタとするラテラルＰＮＰ型トランジス
タが構成されている。素子形成領域１４にはＰ型領域２
８が設けられ、その両端の電極２９゜３０を取りつけて
抵抗が構成されている。ｎ＋型領領域３１は素子形成領
域１４の電位設定用の電極３２が設けられている。なお
、３３は絶縁層である。
タが構成されている。素子形成領域１４にはＰ型領域２
８が設けられ、その両端の電極２９゜３０を取りつけて
抵抗が構成されている。ｎ＋型領領域３１は素子形成領
域１４の電位設定用の電極３２が設けられている。なお
、３３は絶縁層である。
上記のバイポーラ型半導体集積回路では、電源電圧十Ｖ
ｃｃの印加される電源端子に接続できる電極は、ＮＰＮ
型トランジスタのベース（電極１９）及びエミッタ（′
７ｊｔｉ極２１）と、ラテラルＰＮＰ型トランジスタの
エミッタ（電極２６）及びコレクタ（電極２７）と、抵
抗の素子形成領域（電極３２）とである。
ｃｃの印加される電源端子に接続できる電極は、ＮＰＮ
型トランジスタのベース（電極１９）及びエミッタ（′
７ｊｔｉ極２１）と、ラテラルＰＮＰ型トランジスタの
エミッタ（電極２６）及びコレクタ（電極２７）と、抵
抗の素子形成領域（電極３２）とである。
これは、例えばＮＰＮ型トランジスタのコレクタ（電極
２０）を電源端子に接続したものとすると、半導体集積
回路の電源を誤って逆接続したとぎ、Ｐ型の基板１０Ｊ
：すｎ型の素子形成領域１２へ順方向に大電流が流れ、
半導体集積回路が破壊されてしまうからである。
２０）を電源端子に接続したものとすると、半導体集積
回路の電源を誤って逆接続したとぎ、Ｐ型の基板１０Ｊ
：すｎ型の素子形成領域１２へ順方向に大電流が流れ、
半導体集積回路が破壊されてしまうからである。
これに対して、ＮＰＮ型トランジスタのエミッタ（電Ｎ
Ａ２１）等を電源端子に接続していれば、誤って電源を
逆接続した場合にも基板１０とエミッタ（電極２１）間
に電流が流れない。
Ａ２１）等を電源端子に接続していれば、誤って電源を
逆接続した場合にも基板１０とエミッタ（電極２１）間
に電流が流れない。
第４図は従来の半導体集積回路の一例の回路図を示す。
同図中、電源電圧十Ｖｃｃが印加される’Ｆｓ １１０
ｆＨ子４０には前記の理由によりラテラルＰＮＰ型ト
ランジスタＴｒ＋ 、Ｔｒｚ、Ｔｒ３夫々のエミッタが
接続されている。また、端子４１は接地されている。
ｆＨ子４０には前記の理由によりラテラルＰＮＰ型ト
ランジスタＴｒ＋ 、Ｔｒｚ、Ｔｒ３夫々のエミッタが
接続されている。また、端子４１は接地されている。
トランジスタＴｒ＋ 、Ｔｒｚ、Ｔｒｚはカレントミラ
ー回路を構成し、トランジスタＴｒ４及び抵抗Ｒ＋のバ
イアスに応じて定電流出力動作を行なう。トランジスタ
Ｔ ｒ ｓ ＊ Ｔ ｒ ｓ夫々は差動増幅回路を構成
し、トランジスタＴｒｚと、カレントミラー構成のダイ
オードＤ２及びトランジスタＴｒ９の定電流源とにより
動作電流を供給されている。トランジスタＴｒ６のコレ
クタより取り出される出力信号はトランジスタＴｒｓで
増幅された後、オーブンコレクタのトランシタＴｒ７を
介して端子４４より出力される。従って、この回路は、
トランジスタＴｒｓのベースが非反転入力端子４２とし
、トランジスタＴｒｓのベースが反転入力端子４３とす
る差動増幅回路である。
ー回路を構成し、トランジスタＴｒ４及び抵抗Ｒ＋のバ
イアスに応じて定電流出力動作を行なう。トランジスタ
Ｔ ｒ ｓ ＊ Ｔ ｒ ｓ夫々は差動増幅回路を構成
し、トランジスタＴｒｚと、カレントミラー構成のダイ
オードＤ２及びトランジスタＴｒ９の定電流源とにより
動作電流を供給されている。トランジスタＴｒ６のコレ
クタより取り出される出力信号はトランジスタＴｒｓで
増幅された後、オーブンコレクタのトランシタＴｒ７を
介して端子４４より出力される。従って、この回路は、
トランジスタＴｒｓのベースが非反転入力端子４２とし
、トランジスタＴｒｓのベースが反転入力端子４３とす
る差動増幅回路である。
しかし、第４図示の回路では、電源ラインに負極性Ｐ１
電圧の静電気が侵入した場合、トランジスタＴｒ＋ 、
Ｔｒｚ 、Ｔｒｚを構成する第３図に示す如き半導体集
積回路のｎ型の素子形成領１！１３とＰ型領域２３との
ＰＮ接合に、その降伏電圧を越える逆方向電圧が印加さ
れ、大電流が流れることによって半導体集積回路が熱破
壊されるという問題点があった。
電圧の静電気が侵入した場合、トランジスタＴｒ＋ 、
Ｔｒｚ 、Ｔｒｚを構成する第３図に示す如き半導体集
積回路のｎ型の素子形成領１！１３とＰ型領域２３との
ＰＮ接合に、その降伏電圧を越える逆方向電圧が印加さ
れ、大電流が流れることによって半導体集積回路が熱破
壊されるという問題点があった。
本発明はこのような点にかんがみてなされたもので、簡
易な構成で静電気による破壊を防止するバイポーラ型半
導体集積回路を提供することを目的とする。
易な構成で静電気による破壊を防止するバイポーラ型半
導体集積回路を提供することを目的とする。
本発明のバイポーラ型半導体集積回路は、ベース及びエ
ミッタを電源端子（４０）に接続され、コレクタをバイ
ポーラ型１−ランジスタ（Ｔｒｙ。
ミッタを電源端子（４０）に接続され、コレクタをバイ
ポーラ型１−ランジスタ（Ｔｒｙ。
Ｔｒｚ、Ｔｒｚ ）のベースに接続され、ベースとエミ
ッタとの間に所定のの抵抗値を持ち、かつ降伏電圧がバ
イポーラ型トランジスタ（Ｔｒｙ 。
ッタとの間に所定のの抵抗値を持ち、かつ降伏電圧がバ
イポーラ型トランジスタ（Ｔｒｙ 。
Ｔｒｚ 、Ｔｒｚ）の降伏電圧より低いＮＰＮ型トラン
ジスタ構造の保護素子（５０）を有する。
ジスタ構造の保護素子（５０）を有する。
〔作用〕
本発明においては、負極性の静電気が電源端子に入来し
たとき電源端子に接続されたバイポーラ型トランジスタ
より降伏電圧の低い保ｆｌ素子のベース・コレクタ間に
逆方向電流が流れるが、保護素子のベースに所定の抵抗
値があるため、逆方向電流の値が小ざく保護素子が破壊
されることはない。これによっても電像端子に接続され
たバイポーラ型トランジスタの静電気による破壊が防止
される。
たとき電源端子に接続されたバイポーラ型トランジスタ
より降伏電圧の低い保ｆｌ素子のベース・コレクタ間に
逆方向電流が流れるが、保護素子のベースに所定の抵抗
値があるため、逆方向電流の値が小ざく保護素子が破壊
されることはない。これによっても電像端子に接続され
たバイポーラ型トランジスタの静電気による破壊が防止
される。
第１図は本発明になるバイポーラ型半導体集積回路の一
実施例の回路図を示す。第１図示の回路は差動増幅回路
を構成しており、同図中、第４図と同一部分には同一符
号を付し、その説明を省略する。
実施例の回路図を示す。第１図示の回路は差動増幅回路
を構成しており、同図中、第４図と同一部分には同一符
号を付し、その説明を省略する。
第１図において、電源端子４０と、ラテラルＰＮＰ型ト
ランジスタＴｒ＋ 、Ｔｒｚ 、Ｔｒｓ夫々の共通接続
されたベースとの間に保護素子５０が接続されている。
ランジスタＴｒ＋ 、Ｔｒｚ 、Ｔｒｓ夫々の共通接続
されたベースとの間に保護素子５０が接続されている。
保護索子５０は第２図に示す如きＮＰＮ型トランジスタ
で構成されている。第２図（Ａ）は保護素子５０の平面
図を示す。ここで、実線５１で囲まれた部分が保護素子
５０の素子形成領域である。
で構成されている。第２図（Ａ）は保護素子５０の平面
図を示す。ここで、実線５１で囲まれた部分が保護素子
５０の素子形成領域である。
この素子形成領域内の実線５２で囲まれた部分がｎ＋型
領領域され、このｎ“型領域に］レクタと＜ｒ ３ ＝
４４５３が取付けられている。
領領域され、このｎ“型領域に］レクタと＜ｒ ３ ＝
４４５３が取付けられている。
実１５ｉ１５４に囲まれる部分はＰ型領域であり、実線
５２のｎ１型頒域に対向す゛る部分５５ａと、部分５５
ａの一端から上記ｎ゛型領領域り離間する方向に延在す
る部分５５ｂと、部分５５ａの細端から上記ｎ＋型領領
域り離間する方向に延在する部分５５ Ｇとから構成さ
れている。部分５５ｂの端部にはベースとなる電極５７
が取付りられている。
５２のｎ１型頒域に対向す゛る部分５５ａと、部分５５
ａの一端から上記ｎ゛型領領域り離間する方向に延在す
る部分５５ｂと、部分５５ａの細端から上記ｎ＋型領領
域り離間する方向に延在する部分５５ Ｇとから構成さ
れている。部分５５ｂの端部にはベースとなる電極５７
が取付りられている。
部分５５ｃの端部は大面積とされて実線５７で囲まれた
部分がｎ＋型領領域され、ここのｎ°型領領域エミッタ
となる電極５８が取付けられている。
部分がｎ＋型領領域され、ここのｎ°型領領域エミッタ
となる電極５８が取付けられている。
従って、保護素子５０は第２図（Ｂ）に示す如く、ベー
ス・エミッタ間に抵抗を右するＮＰＮ型トラジスタであ
り、電極５６．５８間つまりベース・エミッタ間を共通
接続して使用される。このため、保護素子５０は第２図
（Ｃ）に示す如きダイオードと略等価である。
ス・エミッタ間に抵抗を右するＮＰＮ型トラジスタであ
り、電極５６．５８間つまりベース・エミッタ間を共通
接続して使用される。このため、保護素子５０は第２図
（Ｃ）に示す如きダイオードと略等価である。
保護素子５０のベース・コレクタ間のＰＮ接合の逆方向
の降伏電圧は、ラテラルＰＮＰ型のトランジスタＴｒ＋
、Ｔｒｚ 、Ｔｒ３夫々のエミッタ・ベース間のＰＮ
接合の逆方向の耐圧より小さく、かつ端子４０．４１間
の電圧より大きくされている。
の降伏電圧は、ラテラルＰＮＰ型のトランジスタＴｒ＋
、Ｔｒｚ 、Ｔｒ３夫々のエミッタ・ベース間のＰＮ
接合の逆方向の耐圧より小さく、かつ端子４０．４１間
の電圧より大きくされている。
保護素子５０は、第１図に示す如く電極５３をトランジ
スタＴｒ＋ 、Ｔｒｚ 、Ｔｒ３夫々の共通接続された
ベース接続され、共通接続された電極５６及び５８を電
源端子４０に接続されている。
スタＴｒ＋ 、Ｔｒｚ 、Ｔｒ３夫々の共通接続された
ベース接続され、共通接続された電極５６及び５８を電
源端子４０に接続されている。
ここで、半導体集積回路の電源を誤って逆接続し、電源
端子４０がアースレベルで端子４１に電源電圧十Ｖｃｃ
が印加された場合においても、ＮＰＮ型１ヘランジスタ
である保護素子５０のベース及びエミッタが端子４０に
接続され、かつベース・コレクタ間の降伏電圧は電圧Ｖ
ｃｃより大であるため、半導体集積回路の基板１０より
保護素子５０のベース及びエミッタに電流が流れること
はない。
端子４０がアースレベルで端子４１に電源電圧十Ｖｃｃ
が印加された場合においても、ＮＰＮ型１ヘランジスタ
である保護素子５０のベース及びエミッタが端子４０に
接続され、かつベース・コレクタ間の降伏電圧は電圧Ｖ
ｃｃより大であるため、半導体集積回路の基板１０より
保護素子５０のベース及びエミッタに電流が流れること
はない。
電源端子４０に電源電圧十Ｖｃｃが正常に印加された場
合、保護素子５０のベース、コレクタを介してトランジ
スタＴｒ＋ 、Ｔｒｚ、Ｔｒ３夫々のベースに電流が流
れるが、保護素子５０のベースは抵抗を有しているので
上記の電流は微小であり、トランジスタＴｒ＋ 、Ｔｒ
ｚ 、Ｔｒｚ夫々の動作は第４図示のものと同一とみな
ずことができる。
合、保護素子５０のベース、コレクタを介してトランジ
スタＴｒ＋ 、Ｔｒｚ、Ｔｒ３夫々のベースに電流が流
れるが、保護素子５０のベースは抵抗を有しているので
上記の電流は微小であり、トランジスタＴｒ＋ 、Ｔｒ
ｚ 、Ｔｒｚ夫々の動作は第４図示のものと同一とみな
ずことができる。
ここで、電源ラインに負極性大電圧の静電気が混入した
場合は、トランジスタＴｒ＋、１−ｒ２゜Ｔｒ３夫々の
エミッタ・ベース間の降伏電圧より降伏電圧の低い保護
素：Ｆ５０のコレクタからベースに逆方向の電流が流れ
る。このとき、保護素子５０のベースは抵抗を有してい
るため、上記逆方向電流の値は小さく、保護素子５０の
コレクタ・ベース間が熱破壊されることはない。
場合は、トランジスタＴｒ＋、１−ｒ２゜Ｔｒ３夫々の
エミッタ・ベース間の降伏電圧より降伏電圧の低い保護
素：Ｆ５０のコレクタからベースに逆方向の電流が流れ
る。このとき、保護素子５０のベースは抵抗を有してい
るため、上記逆方向電流の値は小さく、保護素子５０の
コレクタ・ベース間が熱破壊されることはない。
これによって電源端子４ｏに接続されたトランジスタＴ
ｒ＋ 、Ｔｒｚ 、Ｔｒ３の静電気による破壊が防止さ
れる。また保護素子５０も熱破壊がないため、電源ライ
ンに負極性大電圧の静電気が複数回混入しても、上記の
動作により、トランジスタＴｒ＋ 、Ｔｒｚ 、Ｔｒｚ
の保護が行なわれる。
ｒ＋ 、Ｔｒｚ 、Ｔｒ３の静電気による破壊が防止さ
れる。また保護素子５０も熱破壊がないため、電源ライ
ンに負極性大電圧の静電気が複数回混入しても、上記の
動作により、トランジスタＴｒ＋ 、Ｔｒｚ 、Ｔｒｚ
の保護が行なわれる。
上述の如く、本発明によれば、電源が逆接続された場合
の破壊が防止されるだけでなく、電源端子に入来する静
電気による破壊も防止され、バイポーラ型半導体集積回
路の静電音間を高くでき、かつ回路の通常動作に何ら影
響を与えない。
の破壊が防止されるだけでなく、電源端子に入来する静
電気による破壊も防止され、バイポーラ型半導体集積回
路の静電音間を高くでき、かつ回路の通常動作に何ら影
響を与えない。
第１図は本発明になるバイポーラ型半導体集積回路の一
実施例の回路図、 第２図は第１図示の保護素子を説明するための図、 第３図はバイポーラ型半導体集積回路の断面図、第４図
は従来回路の一例の回路図である。 図中において、 １０は基板、 １２．１３．１４は素子形成領域、 １６．２３．２４．２８は１〕型領域、１７．１８．２
２．３１はｎ”型領域、１９〜２１．２５〜２７．２９
〜３２，５３゜５６．５８は電極、 ４０は電源端子、 ５０は保護素子である。 第１図 ４Ｗｔ＋ｔｌＬＡＴ４ｒ＝”５＝ｖＱ 第２図 収来回協（７）田路司 第４図
実施例の回路図、 第２図は第１図示の保護素子を説明するための図、 第３図はバイポーラ型半導体集積回路の断面図、第４図
は従来回路の一例の回路図である。 図中において、 １０は基板、 １２．１３．１４は素子形成領域、 １６．２３．２４．２８は１〕型領域、１７．１８．２
２．３１はｎ”型領域、１９〜２１．２５〜２７．２９
〜３２，５３゜５６．５８は電極、 ４０は電源端子、 ５０は保護素子である。 第１図 ４Ｗｔ＋ｔｌＬＡＴ４ｒ＝”５＝ｖＱ 第２図 収来回協（７）田路司 第４図
Claims (1)
- 【特許請求の範囲】 ＰＮ接合を流れる電流により動作を行なうバイポーラ型
の素子を用いて構成され、電源端子（４０）にバイポー
ラ型トランジスタ（Ｔｒ＿１、Ｔｒ＿２、Ｔｒ＿３）の
エミッタが接続されたバイポーラ型半導体集積回路にお
いて、 ベース及びエミッタを該電源端子（４０）に接続され、
コレクタを該バイポーラ型トランジスタ（Ｔｒ＿１、Ｔ
ｒ＿２、Ｔｒ＿３）のベースに接続され、該ベースとエ
ミッタとの間に所定の抵抗値を持ち、かつ降伏電圧が該
バイポーラ型トランジスタ（Ｔｒ＿１、Ｔｒ＿２、Ｔｒ
＿３）の降伏電圧より低いＮＰＮ型トランジスタ構造の
保護素子（５０）を有することを特徴とするバイポーラ
型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011986A JP2633831B2 (ja) | 1986-04-30 | 1986-04-30 | バイポーラ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011986A JP2633831B2 (ja) | 1986-04-30 | 1986-04-30 | バイポーラ型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257760A true JPS62257760A (ja) | 1987-11-10 |
| JP2633831B2 JP2633831B2 (ja) | 1997-07-23 |
Family
ID=14265458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10011986A Expired - Fee Related JP2633831B2 (ja) | 1986-04-30 | 1986-04-30 | バイポーラ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633831B2 (ja) |
-
1986
- 1986-04-30 JP JP10011986A patent/JP2633831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633831B2 (ja) | 1997-07-23 |
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