JPS622466B2 - - Google Patents
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- JPS622466B2 JPS622466B2 JP17985880A JP17985880A JPS622466B2 JP S622466 B2 JPS622466 B2 JP S622466B2 JP 17985880 A JP17985880 A JP 17985880A JP 17985880 A JP17985880 A JP 17985880A JP S622466 B2 JPS622466 B2 JP S622466B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
本発明は半導体装置の構造に係り、特にガリウ
ム・ひ素半導体装置に於ける電極の接地構造に関
する。ガリウム・ひ素（GaAs）FETの代表的な
電極パターンは第１図のようになつている。即ち
第１図に於てＤはドレイン電極、Ｇはゲート電
極、S1は第１のソース電極、S2は第２のソース電
極を示す。
ム・ひ素半導体装置に於ける電極の接地構造に関
する。ガリウム・ひ素（GaAs）FETの代表的な
電極パターンは第１図のようになつている。即ち
第１図に於てＤはドレイン電極、Ｇはゲート電
極、S1は第１のソース電極、S2は第２のソース電
極を示す。
又上記GaAsFETを用いる代表的な回路例とし
て第２図に示すような増幅回路がある。なお第２
図に於てD′はドレイン、G′はゲート、S′1は第１
のソース、S′2は第２のソース、C′1は第１のコン
デンサ、C′2は第２のコンデンサ、Ｒはソース・
バイアス抵抗、Ｅは接地、Vdはドレイン・バイ
アス電源を表わしている。このような高周波回路
に於ては所望の電極即ち本増幅回路例に於てはソ
ース電極を高周波的に接地する際に接地インダク
タンス（Ls）を減少せしめるために、GaAsFET
のソース電極から直接に直流カツト用のコンデン
サを介して接地がなされる。
て第２図に示すような増幅回路がある。なお第２
図に於てD′はドレイン、G′はゲート、S′1は第１
のソース、S′2は第２のソース、C′1は第１のコン
デンサ、C′2は第２のコンデンサ、Ｒはソース・
バイアス抵抗、Ｅは接地、Vdはドレイン・バイ
アス電源を表わしている。このような高周波回路
に於ては所望の電極即ち本増幅回路例に於てはソ
ース電極を高周波的に接地する際に接地インダク
タンス（Ls）を減少せしめるために、GaAsFET
のソース電極から直接に直流カツト用のコンデン
サを介して接地がなされる。
そして従来方法は第３図に断面構造図に示すよ
うになされていた。即ち第３図に於て１は
GaAsFETチツプ、２は接地金属、３はろう材、
C1は第１のチツプ・コンデンサ、C2は第２のチ
ツプ・コンデンサ、Ｅは接地、Ｒはソース・バイ
アス抵抗、S1は第１のソース電極、S2は第２のソ
ース電極、W1及びW2及びW3は金属細線を示す。
第３図から明らかなように従来の接地方法に於て
は、接地のために金属細線W1，W2，W3が用いら
れるためにワイヤ・ボンデイングの手間がかると
同時にソース電極S1，S2の接地インダクタンスが
増すために高い高周波利得が得られず、更に超高
周波化が困難であるという問題があつた。又従来
の方法に於ては上記接地ラインの直流カツト用コ
ンデンサとしてチツプ・コンデンサC1，C2を用
いるので、回路の集積度向上が妨げられるという
問題もあつた。
うになされていた。即ち第３図に於て１は
GaAsFETチツプ、２は接地金属、３はろう材、
C1は第１のチツプ・コンデンサ、C2は第２のチ
ツプ・コンデンサ、Ｅは接地、Ｒはソース・バイ
アス抵抗、S1は第１のソース電極、S2は第２のソ
ース電極、W1及びW2及びW3は金属細線を示す。
第３図から明らかなように従来の接地方法に於て
は、接地のために金属細線W1，W2，W3が用いら
れるためにワイヤ・ボンデイングの手間がかると
同時にソース電極S1，S2の接地インダクタンスが
増すために高い高周波利得が得られず、更に超高
周波化が困難であるという問題があつた。又従来
の方法に於ては上記接地ラインの直流カツト用コ
ンデンサとしてチツプ・コンデンサC1，C2を用
いるので、回路の集積度向上が妨げられるという
問題もあつた。
本発明は上記問題点に鑑み、GaAsFETの所望
の電極を、GaAs基板に形成せしめた貫通孔を用
いて、FET基板の背面に形成された誘電体層を
介して縦方向に接地することにより、接地インダ
クタンスを減少せしめた半導体装置を提供する。
の電極を、GaAs基板に形成せしめた貫通孔を用
いて、FET基板の背面に形成された誘電体層を
介して縦方向に接地することにより、接地インダ
クタンスを減少せしめた半導体装置を提供する。
即ち本発明はGaAsFETが形成されたGaAs基
板を薄層化し、該GaAs基板上のゲート、ドレイ
ン又はソースいずれか所望の電極を接地する構造
を有する半導体装置に於て、GaAs基板を背面か
ら貫通して所望の電極に達する基板貫通孔と、
GaAs基板の背面に形成され且つ前記GaAs基板貫
通孔に於て所望の電極に接する金属層と、該金属
層上に被着された誘電体層、及び該誘電体層上に
形成された接地用電極層を有してなることを特徴
とする。
板を薄層化し、該GaAs基板上のゲート、ドレイ
ン又はソースいずれか所望の電極を接地する構造
を有する半導体装置に於て、GaAs基板を背面か
ら貫通して所望の電極に達する基板貫通孔と、
GaAs基板の背面に形成され且つ前記GaAs基板貫
通孔に於て所望の電極に接する金属層と、該金属
層上に被着された誘電体層、及び該誘電体層上に
形成された接地用電極層を有してなることを特徴
とする。
以下本発明を第４図に示す一実施例に於ける断
面構造図及び第５図ａ乃至ｄに示す一実施例の製
造工程断面図を示いて詳細に説明する。
面構造図及び第５図ａ乃至ｄに示す一実施例の製
造工程断面図を示いて詳細に説明する。
本発明の構造を有するGaAsFETは、例えば第
４図に示すように半絶縁性のGaAs基板４上に積
層されたGaAsエピタキシヤル層５上に第１のソ
ース電極S1、第２のソース電極S2、ドレイン電極
Ｄ及びゲート電極（図示せず）が形成された
GaAsチツプ１の第１のソース電極S1及び第２の
ソース電極S2の下部領域に、該GaAsチツプの背
面から該GaAsチツプを貫いて前記電極S1及びS2
の下面に達する貫通孔６が形成されている。そし
て該GaAsチツプの背面に前記貫通孔６に於て前
記第１のソース電極S1及び第２のソース電極S2に
接するクロム（Cr）或るいはチタン（Ti）等か
らなる500〜1000〔Å〕程度の厚さの金属層７が
被着されており、該金属層７上に二酸化シリコン
（SiO2）、アルミナ（Al2O3）或るいは窒化シリコ
ン（Si3N4）等からなる、例えば3000〔Å〕程度の
厚さを有する誘電体層８が被着されている。そし
て更に該誘電体層８上に例えばクロム（Cr）−白
金（Rt）−金（Au）或るいはTi−Pt−Au等の三
層構造の1500〜3000〔Å〕程度の厚さを有する固
着用金属層９を介して、30〜50〔μｍ〕程度の厚
いAu又は銀（Ag）からなる接地用電極層１０が
形成されており、該接地用電極層１０が金・シリ
コン（Au／Si）等のろう材３により接地金属台
２上にろう付けされた構造を有している。次に本
発明が特徴とする構造を具備するGaAsFETを形
成する方法を一実施例により説明する。即ち該
GaAsFETを形成するには、先ず第５図ａに示す
ように第１のソース電極S1、第２のソース電極
S2、ドレイン電極Ｄ及びゲート電極（図示せず）
の形成を終つた厚さ400〜500〔μｍ〕程度の
GaAs基板１′を、その主面を下にしてワツクス１
１等によりガラス板１２上にはりつけ、ラツピン
グ及びエツチングを行つて該GaAs基板１′を20〜
100〔μｍ〕程度の薄層とする。次いで第５図ｂ
に示すように、前記ソース電極S1及びS2に対応す
る位置にエツチング窓１３を有するフオト・レジ
スト・パターン１４を通常のフオト・プロセスを
用いてGaAs基板１′の背面上に形成して後、水酸
化カリウム（KOH）或るいは硫酸（H2SO4）等か
らなる異方性エツチング液で処理してGaAs基板
１′に第１のソース電極S1及び第２のソース電極
S2の裏面に達するＶ溝状の貫通孔６を形成する。
次いで前記フオト・レジスト・パターン１４を除
去して後、第５図ｃに示すように該GaAs基板
１′背面上に蒸着或るいはスパツタ・リング等の
方法により前記貫通孔６に於て前記ソース電極S1
及びS2の裏面に接するCr或るいはTi等からなる
金属層７を被着し、次いで該金属層７上に化学気
相成長（CVD）法或るいはスパツタリング法に
より所望の電気容量を与える厚さ例えば3000
〔Å〕程度のSiO2，Al2O3或るいはSi3N4等の誘電
体層８を被着し、次いで該誘電体層８上に蒸着或
るいはスパツタリング法によりCr−Pt−Au或る
いはTi−Pt−Au等の固着用金属層９を形成す
る。次いで第５図ｄ図に示すように該固着用金属
層９上にスクライブ・ライン上に覆う格子状のフ
オト・レジスト・パターン１５を形成して後、選
択電気メツキを行つて、GaAs基板１′のチツプ領
域上に30〜50〔μｍ〕程度の厚いAu又はAg層か
らなる接地用電極層１０を形成する。そして該
GaAs基板１′をガラス板１２から剥離し、前記フ
オト・レジスト・パターン１５を除去したスクラ
イブ・ラインに於てスクライブ或るいはダイシン
グを行つて該GaAs基板１′を分割し、前述の構造
を有するGaAsFETチツプを形成する。
４図に示すように半絶縁性のGaAs基板４上に積
層されたGaAsエピタキシヤル層５上に第１のソ
ース電極S1、第２のソース電極S2、ドレイン電極
Ｄ及びゲート電極（図示せず）が形成された
GaAsチツプ１の第１のソース電極S1及び第２の
ソース電極S2の下部領域に、該GaAsチツプの背
面から該GaAsチツプを貫いて前記電極S1及びS2
の下面に達する貫通孔６が形成されている。そし
て該GaAsチツプの背面に前記貫通孔６に於て前
記第１のソース電極S1及び第２のソース電極S2に
接するクロム（Cr）或るいはチタン（Ti）等か
らなる500〜1000〔Å〕程度の厚さの金属層７が
被着されており、該金属層７上に二酸化シリコン
（SiO2）、アルミナ（Al2O3）或るいは窒化シリコ
ン（Si3N4）等からなる、例えば3000〔Å〕程度の
厚さを有する誘電体層８が被着されている。そし
て更に該誘電体層８上に例えばクロム（Cr）−白
金（Rt）−金（Au）或るいはTi−Pt−Au等の三
層構造の1500〜3000〔Å〕程度の厚さを有する固
着用金属層９を介して、30〜50〔μｍ〕程度の厚
いAu又は銀（Ag）からなる接地用電極層１０が
形成されており、該接地用電極層１０が金・シリ
コン（Au／Si）等のろう材３により接地金属台
２上にろう付けされた構造を有している。次に本
発明が特徴とする構造を具備するGaAsFETを形
成する方法を一実施例により説明する。即ち該
GaAsFETを形成するには、先ず第５図ａに示す
ように第１のソース電極S1、第２のソース電極
S2、ドレイン電極Ｄ及びゲート電極（図示せず）
の形成を終つた厚さ400〜500〔μｍ〕程度の
GaAs基板１′を、その主面を下にしてワツクス１
１等によりガラス板１２上にはりつけ、ラツピン
グ及びエツチングを行つて該GaAs基板１′を20〜
100〔μｍ〕程度の薄層とする。次いで第５図ｂ
に示すように、前記ソース電極S1及びS2に対応す
る位置にエツチング窓１３を有するフオト・レジ
スト・パターン１４を通常のフオト・プロセスを
用いてGaAs基板１′の背面上に形成して後、水酸
化カリウム（KOH）或るいは硫酸（H2SO4）等か
らなる異方性エツチング液で処理してGaAs基板
１′に第１のソース電極S1及び第２のソース電極
S2の裏面に達するＶ溝状の貫通孔６を形成する。
次いで前記フオト・レジスト・パターン１４を除
去して後、第５図ｃに示すように該GaAs基板
１′背面上に蒸着或るいはスパツタ・リング等の
方法により前記貫通孔６に於て前記ソース電極S1
及びS2の裏面に接するCr或るいはTi等からなる
金属層７を被着し、次いで該金属層７上に化学気
相成長（CVD）法或るいはスパツタリング法に
より所望の電気容量を与える厚さ例えば3000
〔Å〕程度のSiO2，Al2O3或るいはSi3N4等の誘電
体層８を被着し、次いで該誘電体層８上に蒸着或
るいはスパツタリング法によりCr−Pt−Au或る
いはTi−Pt−Au等の固着用金属層９を形成す
る。次いで第５図ｄ図に示すように該固着用金属
層９上にスクライブ・ライン上に覆う格子状のフ
オト・レジスト・パターン１５を形成して後、選
択電気メツキを行つて、GaAs基板１′のチツプ領
域上に30〜50〔μｍ〕程度の厚いAu又はAg層か
らなる接地用電極層１０を形成する。そして該
GaAs基板１′をガラス板１２から剥離し、前記フ
オト・レジスト・パターン１５を除去したスクラ
イブ・ラインに於てスクライブ或るいはダイシン
グを行つて該GaAs基板１′を分割し、前述の構造
を有するGaAsFETチツプを形成する。
以上本発明の構造を有するGaAsFETは第２図
に示す一実施例から明らかなように、第１のソー
ス電極S1及び第２のソース電極S2はFETチツプ
背面に形成された貫通孔６部に於て、該電極S1，
S2に接する金属層７によつて接続され、該金属層
７と接地用電極層１０の間に形成された誘電体層
８からなるコンデンサを経て直かに接地金属台２
に接続されるので、金属細線によりチツプ・コン
デンサを経て接地がなされる従来の構造に比べソ
ース電極の接地インダクタンスを大幅に減少する
ことができると同時に、回路の集積度を向上せし
めることができる。
に示す一実施例から明らかなように、第１のソー
ス電極S1及び第２のソース電極S2はFETチツプ
背面に形成された貫通孔６部に於て、該電極S1，
S2に接する金属層７によつて接続され、該金属層
７と接地用電極層１０の間に形成された誘電体層
８からなるコンデンサを経て直かに接地金属台２
に接続されるので、金属細線によりチツプ・コン
デンサを経て接地がなされる従来の構造に比べソ
ース電極の接地インダクタンスを大幅に減少する
ことができると同時に、回路の集積度を向上せし
めることができる。
前記実施例に於ては接地用電極層をヒート・シ
ンク機能を有するように厚く形成したが、GaAs
チツプが厚い場合には該電極層は薄くてもさしつ
かえない。
ンク機能を有するように厚く形成したが、GaAs
チツプが厚い場合には該電極層は薄くてもさしつ
かえない。
又上記実施例に於てはソース電極を接地する場
合について説明したが本発明の構造は他の電極を
接地する際にも勿論適用することができる。
合について説明したが本発明の構造は他の電極を
接地する際にも勿論適用することができる。
以上説明したように本発明によれば、
GaAsFETの接地インダクタンスを極度に小さく
することができるので、GaAsFETの高利得化及
び超高周波化を図ることができる。
GaAsFETの接地インダクタンスを極度に小さく
することができるので、GaAsFETの高利得化及
び超高周波化を図ることができる。
第１図は代表的なガリウム・ひ素FETの電極
パターン図、第２図は増幅回路図、第３図は従来
のガリウム・ひ素FETの断面構造図、第４図は
本発明の一実施例に於ける断面構造図で、第５図
ａ乃至ｄは本発明の一実施例に於ける製造工程断
面図である。 図に於て、Ｄはドレイン電極、Ｇはゲート電
極、S1は第１のソース電極、S2は第２のソース電
極、D′はドレイン、G′はゲート、S′1は第１のソ
ース、S′2は第２のソース、C′1は第１のコンデン
サ、C′2は第２のコンデンサ、Ｒはソース・バイ
アス抵抗、Ｅは接地、Vdはドレイン・バイアス
電源、１のガリウム・ひ素チツプ、１′はガリウ
ム・ひ素基板、２は接地金属、３はろう材、４は
半絶縁性ガリウム・ひ素基板、５はガリウム・ひ
素エピタキシヤル層、６は貫通孔、７は金属層、
８は誘電体層、９は固着用金属層、１０は接地用
電極層を示す。
パターン図、第２図は増幅回路図、第３図は従来
のガリウム・ひ素FETの断面構造図、第４図は
本発明の一実施例に於ける断面構造図で、第５図
ａ乃至ｄは本発明の一実施例に於ける製造工程断
面図である。 図に於て、Ｄはドレイン電極、Ｇはゲート電
極、S1は第１のソース電極、S2は第２のソース電
極、D′はドレイン、G′はゲート、S′1は第１のソ
ース、S′2は第２のソース、C′1は第１のコンデン
サ、C′2は第２のコンデンサ、Ｒはソース・バイ
アス抵抗、Ｅは接地、Vdはドレイン・バイアス
電源、１のガリウム・ひ素チツプ、１′はガリウ
ム・ひ素基板、２は接地金属、３はろう材、４は
半絶縁性ガリウム・ひ素基板、５はガリウム・ひ
素エピタキシヤル層、６は貫通孔、７は金属層、
８は誘電体層、９は固着用金属層、１０は接地用
電極層を示す。
Claims (1)
- １ ガリウム・ひ素FETが形成されたガリウ
ム・ひ素基板を薄層化し、該ガリウム・ひ素基板
上のゲート、ドレイン又はソースいずれか所望の
電極を接地する構造を有する半導体装置に於て、
ガリウム・ひ素基板を背面から貫通して所望の電
極に達する基板貫通孔と、ガリウム・ひ素基板の
背面に形成され且つ前記ガリウム・ひ素基板貫通
孔に於て所望の電極に接する金属層と、該金属層
上に被着された誘電体層、及び該誘電体層上に形
成された接地用電極層を有してなることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17985880A JPS57104265A (en) | 1980-12-19 | 1980-12-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17985880A JPS57104265A (en) | 1980-12-19 | 1980-12-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57104265A JPS57104265A (en) | 1982-06-29 |
| JPS622466B2 true JPS622466B2 (ja) | 1987-01-20 |
Family
ID=16073138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17985880A Granted JPS57104265A (en) | 1980-12-19 | 1980-12-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57104265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (8)
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-
1980
- 1980-12-19 JP JP17985880A patent/JPS57104265A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0339854B2 (ja) * | 1987-04-20 | 1991-06-17 | ||
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS57104265A (en) | 1982-06-29 |
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