JPS62237560A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS62237560A JPS62237560A JP8019586A JP8019586A JPS62237560A JP S62237560 A JPS62237560 A JP S62237560A JP 8019586 A JP8019586 A JP 8019586A JP 8019586 A JP8019586 A JP 8019586A JP S62237560 A JPS62237560 A JP S62237560A
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- JP
- Japan
- Prior art keywords
- request
- priority
- processor
- executing
- control part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 125000001246 bromo group Chemical group Br* 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１つのメインプロセッサと複数の入／出力
（ｉ／Ｏ）プロセッサとを有するマルチプロセッサシス
テムに関する。
（ｉ／Ｏ）プロセッサとを有するマルチプロセッサシス
テムに関する。
第２図は一般的なマルチプロセッサシステムの一例を示
す構成図である。すなわち、か＼るシステムはシステム
バス２上に１つのメインプロセッサ１と、複数のｉ／Ｏ
プロセッサ３が接続されて構成される。
す構成図である。すなわち、か＼るシステムはシステム
バス２上に１つのメインプロセッサ１と、複数のｉ／Ｏ
プロセッサ３が接続されて構成される。
第３図はｉ／Ｏプロセッサの構成例を示す概要図であり
、第４図はｉ ／ Ｏプロセッサ内部のｉ／Ｏ制御部の
具体例を示す概要図である。
、第４図はｉ ／ Ｏプロセッサ内部のｉ／Ｏ制御部の
具体例を示す概要図である。
ｉ／Ｏ制御部３３は複数の外部ｉ ／ Ｏ機器４を制御
するが、個々の外部ｉ／Ｏ機器４毎に個有の制御を行な
うｉ／Ｏ管理部３３ｂが第４図の如（設けられており、
その動作は第５図の如く行なわれる。つまり、メインプ
ロセッサｌから外部１／Ｏ機器４への入出力要求は該当
するｉ／Ｏ管理部３３ｂで実行され（第５図■、■参照
）、動作完了後にその復帰情報と、若しあればそのとき
の読み込みデータがメインプロセッサ１へ送られる（第
５図Ｏ２■参照）。なお、メインプロセッサ１は複数の
異なるｉ／Ｏ機器に対する入出力要求を同時に出し、複
数のｉ ／ Ｏ管理部３３ｂに同時に実行させることが
可能である。
するが、個々の外部ｉ／Ｏ機器４毎に個有の制御を行な
うｉ／Ｏ管理部３３ｂが第４図の如（設けられており、
その動作は第５図の如く行なわれる。つまり、メインプ
ロセッサｌから外部１／Ｏ機器４への入出力要求は該当
するｉ／Ｏ管理部３３ｂで実行され（第５図■、■参照
）、動作完了後にその復帰情報と、若しあればそのとき
の読み込みデータがメインプロセッサ１へ送られる（第
５図Ｏ２■参照）。なお、メインプロセッサ１は複数の
異なるｉ／Ｏ機器に対する入出力要求を同時に出し、複
数のｉ ／ Ｏ管理部３３ｂに同時に実行させることが
可能である。
しかしながら、以上の如き制御方式では、ｉ／Ｏプロセ
ッサ内のｉ／Ｏ管理部３３ｂはメインプロセッサ１から
ｉ／Ｏ要求を受ける毎にｉ／Ｏ動作完了待ちとなってし
まい（第５図Ｏ参照）、たとえ優先順位がより高いｉ／
Ｏ要求がメインプロセッサ内に発生しても、先のｉ／Ｏ
／Ｏ０完了を待ってからでないとその要求は受は付けら
れず、このためプリンタ装置等の処理速度の遅いｉ／Ｏ
機器がある場合とか、任意時点でキー人力があるものと
か伝送データを受信する場合等で特に問題となっている
。
ッサ内のｉ／Ｏ管理部３３ｂはメインプロセッサ１から
ｉ／Ｏ要求を受ける毎にｉ／Ｏ動作完了待ちとなってし
まい（第５図Ｏ参照）、たとえ優先順位がより高いｉ／
Ｏ要求がメインプロセッサ内に発生しても、先のｉ／Ｏ
／Ｏ０完了を待ってからでないとその要求は受は付けら
れず、このためプリンタ装置等の処理速度の遅いｉ／Ｏ
機器がある場合とか、任意時点でキー人力があるものと
か伝送データを受信する場合等で特に問題となっている
。
したがって、この発明は優先度の高い入出力要求を迅速
に処理し得るようにし、システムの効率良い運用を図る
ことを目的とする。
に処理し得るようにし、システムの効率良い運用を図る
ことを目的とする。
ｃ問題点を解決するための手段〕
メインプロセッサのｔ ／ Ｏ要求制御部には優先制御
部を設ける一方、ｉ ／ Ｏプロセッサにはｉ／Ｏ要求
キャンセル部を設ける。
部を設ける一方、ｉ ／ Ｏプロセッサにはｉ／Ｏ要求
キャンセル部を設ける。
Ｉ／Ｏプロセッサの管理するｉ ／ ０機器に対してメ
インプロセッサが入出力要求を出せないことが従来の問
題点であることから、上記の如き各部を設けることによ
り、現在実行中のｉ ／ Ｏ処理よりも優先度の高いｉ
／ Ｏ処理要求が発生したときは、現在実行中のｉ
／ Ｏ処理をキャンセルし、その優先度の高いｉ ／
Ｏ要求をｉ／Ｏプロセッサに受は付けさせるようにする
。
インプロセッサが入出力要求を出せないことが従来の問
題点であることから、上記の如き各部を設けることによ
り、現在実行中のｉ ／ Ｏ処理よりも優先度の高いｉ
／ Ｏ処理要求が発生したときは、現在実行中のｉ
／ Ｏ処理をキャンセルし、その優先度の高いｉ ／
Ｏ要求をｉ／Ｏプロセッサに受は付けさせるようにする
。
第１図はこの発明の実施例を示す構成図である。
同図を第２図と比較すれば明らかなように、この実施例
はメインプロセッサ１のｉ ／ Ｏ要求制御部１１内に
優先制御部１２を付加する一方、ｉ／Ｏプロセッサ３に
はｉ ／ Ｏ要求キャンセル部３１を付加した点が特徴
である。
はメインプロセッサ１のｉ ／ Ｏ要求制御部１１内に
優先制御部１２を付加する一方、ｉ／Ｏプロセッサ３に
はｉ ／ Ｏ要求キャンセル部３１を付加した点が特徴
である。
メインプロセッサ１内で発生したｉ ／ ０機器４への
入出力要求は、ｉ／Ｏ要求制御部１１を介してｉ／Ｏプ
ロセッサ３内のｉ／Ｏ管理部３３ｂ（第４図参照）へ与
られる。ｉ／Ｏ管理部３３ｂは要求されたｉ／Ｏ／Ｏ０
完了した後にその復帰情報と、若しあればそのときの読
み込みデータをメインプロセッサ１のｉ／Ｏ要求制御部
１１へ送る。
入出力要求は、ｉ／Ｏ要求制御部１１を介してｉ／Ｏプ
ロセッサ３内のｉ／Ｏ管理部３３ｂ（第４図参照）へ与
られる。ｉ／Ｏ管理部３３ｂは要求されたｉ／Ｏ／Ｏ０
完了した後にその復帰情報と、若しあればそのときの読
み込みデータをメインプロセッサ１のｉ／Ｏ要求制御部
１１へ送る。
【／Ｏ要求制御部１１はどのｉ／Ｏ管理部３３ｂへ要求
を出したかを内部に記憶しており、現在ｉ／Ｏ要求を出
していてその動作の完了していないｉ／○管理部３３ｂ
へは重ねてｔ ／ ０要求を出さないようにしている。
を出したかを内部に記憶しており、現在ｉ／Ｏ要求を出
していてその動作の完了していないｉ／○管理部３３ｂ
へは重ねてｔ ／ ０要求を出さないようにしている。
つまり、従来は重ねて発生したｉ ／ Ｏ要求は先のｉ
／Ｏ要求にもとづく所定の処理が完了するまではｉ／Ｏ
要求制御部１１内に保留されていたが、この発明では次
のようにする。
／Ｏ要求にもとづく所定の処理が完了するまではｉ／Ｏ
要求制御部１１内に保留されていたが、この発明では次
のようにする。
すなわち、ｒ ／ Ｏ要求が発生すると、まずｉ／Ｏ要
求制御部１１においてすでにｉ／Ｏプロセッサ３に対し
てｉ ／ Ｏ要求が出されていないがどうかを判定する
。その結果、ｉ／Ｏ要求が出されていないならば、その
ｉ ／ Ｏ要求を即時にｉ／Ｏプロセッサ３に送る。こ
れに対し、ｉ ／ Ｏ要求がすでに出されているならば
、優先制御部１２はｉ／Ｏ要求制御部１１内に記憶され
ている現在実行中のｉ／Ｏ要求の優先順位と、金山され
たｉ／Ｏ要求との優先順位とを比較する。そして、現在
実行中のｉ／Ｏ要求の優先順位の方が高いかまたは同じ
ならば、新たなｉ／Ｏ要求はｉ ／ Ｏ要求制御部１１
にｉ／Ｏ／Ｏ０完了待ちとして保留される。
求制御部１１においてすでにｉ／Ｏプロセッサ３に対し
てｉ ／ Ｏ要求が出されていないがどうかを判定する
。その結果、ｉ／Ｏ要求が出されていないならば、その
ｉ ／ Ｏ要求を即時にｉ／Ｏプロセッサ３に送る。こ
れに対し、ｉ ／ Ｏ要求がすでに出されているならば
、優先制御部１２はｉ／Ｏ要求制御部１１内に記憶され
ている現在実行中のｉ／Ｏ要求の優先順位と、金山され
たｉ／Ｏ要求との優先順位とを比較する。そして、現在
実行中のｉ／Ｏ要求の優先順位の方が高いかまたは同じ
ならば、新たなｉ／Ｏ要求はｉ ／ Ｏ要求制御部１１
にｉ／Ｏ／Ｏ０完了待ちとして保留される。
一方、新たなｉ ／ Ｏ要求の方が優先順位が高ければ
、優先制御部１２はｉ／Ｏプロセッサ３内のｉ／Ｏ要求
キャンセル部３１に対し、現在実行中のｉ ／ Ｏ動作
のキャンセル要求を出す。その後に優先順位の高いｉ
／ Ｏ要求をｉ ／ Ｏブロモ・ノサに対して送り、キ
ャンセルしたｉ／Ｏ要求はｉ ／ Ｏ要求制御部１１内
に完了待ち状態として保留する。
、優先制御部１２はｉ／Ｏプロセッサ３内のｉ／Ｏ要求
キャンセル部３１に対し、現在実行中のｉ ／ Ｏ動作
のキャンセル要求を出す。その後に優先順位の高いｉ
／ Ｏ要求をｉ ／ Ｏブロモ・ノサに対して送り、キ
ャンセルしたｉ／Ｏ要求はｉ ／ Ｏ要求制御部１１内
に完了待ち状態として保留する。
この発明によれば、１つのメインプロセッサと複数のｉ
／ Ｏプロセッサからなるマルチプロセッサシステム
において、メインプロセッサには優先制御部を、またｉ
／Ｏプロセッサにはｉ ／ Ｏ要求キャンセル部をそれ
ぞれ設けることにより、ｉ／Ｏ要求を現在実行中であっ
ても、より高い優先度を持っｉ ／ Ｏ要求が発生した
場合にはこれをキャンセルし、優先度の高いｉ ／ Ｏ
処理を直ちに実行することができ、その結果効率の良い
システム運用が可能となる利点がもたらされる。
／ Ｏプロセッサからなるマルチプロセッサシステム
において、メインプロセッサには優先制御部を、またｉ
／Ｏプロセッサにはｉ ／ Ｏ要求キャンセル部をそれ
ぞれ設けることにより、ｉ／Ｏ要求を現在実行中であっ
ても、より高い優先度を持っｉ ／ Ｏ要求が発生した
場合にはこれをキャンセルし、優先度の高いｉ ／ Ｏ
処理を直ちに実行することができ、その結果効率の良い
システム運用が可能となる利点がもたらされる。
第１図はこの発明の実施例を示す構成図、第２図はマル
チプロセッサシステムの従来例を示す概要図、第３図は
ｉ／Ｏプロセッサの構成例を示す概要図、第４図はｉ／
Ｏプロセッサ内部のｉ ７０制御部の具体例を示す概要
図、第５図はｉ／Ｏ制御部の動作を説明するための状態
遷移図である。 符号説明 １・・・メインプロセッサ、２・・・システムバス、３
・・・ｉ ／ Ｏプロセッサ、４・・・ｉ ／ ０１１
１・・・ｉ／Ｏ要求制御部、１２・・・優先制御部、３
１・・・ｉ ／ Ｏ要求キャンセル部、３２・・・シス
テムインタフヱイス部、３３・・・ｉ／Ｏ制御部、３３
ａ・・・コマンド解析部、３３ ｂ ・＝ ｉ ／ Ｏ
管理部、３４ ａ 〜３４ ｄ ＝−ｉ／Ｏインタフェ
イス部。 智１− 胃２図 Ｉｆａ 図 ｇＡ 図 ＠５図
チプロセッサシステムの従来例を示す概要図、第３図は
ｉ／Ｏプロセッサの構成例を示す概要図、第４図はｉ／
Ｏプロセッサ内部のｉ ７０制御部の具体例を示す概要
図、第５図はｉ／Ｏ制御部の動作を説明するための状態
遷移図である。 符号説明 １・・・メインプロセッサ、２・・・システムバス、３
・・・ｉ ／ Ｏプロセッサ、４・・・ｉ ／ ０１１
１・・・ｉ／Ｏ要求制御部、１２・・・優先制御部、３
１・・・ｉ ／ Ｏ要求キャンセル部、３２・・・シス
テムインタフヱイス部、３３・・・ｉ／Ｏ制御部、３３
ａ・・・コマンド解析部、３３ ｂ ・＝ ｉ ／ Ｏ
管理部、３４ ａ 〜３４ ｄ ＝−ｉ／Ｏインタフェ
イス部。 智１− 胃２図 Ｉｆａ 図 ｇＡ 図 ＠５図
Claims (1)
- 【特許請求の範囲】 １つのメインプロセッサと複数の入／出力（ｉ／Ｏ）プ
ロセッサとを有してなるマルチプロセッサシステムにお
いて、 前記メインプロセッサにはｉ／Ｏ要求の優先度を判別す
る優先制御部を設ける一方、 前記ｉ／Ｏプロセッサには現在実行中のｉ／Ｏ処理より
も優先度の高いｉ／Ｏ処理要求を受けたときは該実行中
のｉ／Ｏ処理を保留し優先度の高いｉ／Ｏ処理要求を割
り込ませて実行するｉ／Ｏ制御部を設けてなることを特
徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019586A JPS62237560A (ja) | 1986-04-09 | 1986-04-09 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019586A JPS62237560A (ja) | 1986-04-09 | 1986-04-09 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62237560A true JPS62237560A (ja) | 1987-10-17 |
Family
ID=13711601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019586A Pending JPS62237560A (ja) | 1986-04-09 | 1986-04-09 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62237560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121968A (ja) * | 1987-11-05 | 1989-05-15 | Casio Comput Co Ltd | 可変長データ処理装置 |
| WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
-
1986
- 1986-04-09 JP JP8019586A patent/JPS62237560A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121968A (ja) * | 1987-11-05 | 1989-05-15 | Casio Comput Co Ltd | 可変長データ処理装置 |
| WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
| US7058741B2 (en) | 2001-08-02 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | System for suspending processing by a first electronic device on a data line to allow a second electronic device to use the data line, with subsequent resumption of the processing of the first electronic device |
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