JPS6223174A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには静電誘導トランジスタ
の形成に適用して特に有効な技術に関する。

［背景技術］ 電流−電圧特性が二極管形の飽和特性を示す電界効果ト
ランジスタ（ＦＥＴ）に対し、二極管形（不飽和形）電
流−電圧特性を示す静電誘導トランジスタ（ＳＩＴとも
称する）があり、ＳＩＴを用いた半導体集積回路も提案
されている（例えば。

日経サイエンス社発行「サイエンス（日本版）」第１３
巻、第２号、１９８３年、第３０頁〜第４２頁参照）。

［発明の目的］ この発明の目的は、高速かつ高性能の静電誘導トランジ
スタを得るための半導体技術を提供すること−にある。

この発明の他の目的は、バイポーラトランジスタのプロ
セスと整合性のよい静電誘導トランジスタの形成技術を
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、半導体基板の主面上に部分的に形成されたド
レインまたはソース領域となる高濃度埋込層の上に１周
囲を絶縁膜で囲まれたエピタキシャル層からなる素子領
域を形成し、この素子領域の表面にソースまたはドレイ
ン領域となる半導体領域を形成するとともに、素子領域
の側壁の一部にはゲート電極となる導電層（ポリシリコ
ン層）に接触されたゲート領域を形成することによって
、実質的な素子寸法を小さくして、寄生容量や抵抗を減
少させ、これによってスピードが速くかつトランス・イ
ンピーダンスが大きく、しかもバイポーラトランジスタ
のプロセスと整合性もよい静電誘導トランジスタを提供
するという上記目的を達成するものである。

以下図面を用いてこの発明を具体的に説明する。

［実施例］ 第１図（Ａ）〜（Ｆ）は１本発明に係る静電誘導トラン
ジスタの構造とその形成方法を製造工程順に示したもの
である。

この実施例では、特に制限されないが、先ずＰ−型単結
晶シリコンからなる半導体基板１上に酸化シリコン膜を
形成してから、この酸化シリコン膜の適当な位置に埋込
み拡散用パターンの穴をあけ、この酸化シリコン膜をマ
スクとしてひ素もしくはアンチモン等のＮ型不純物を導
入することにより、部分的にＮ＋型埋込層２を形成する
。

そして、埋込層形成用マスクとなった上記酸化シリコン
膜を除去してからその上に気相成長法によりＮ−型エピ
タキシャル層４を成長させ、その表面に酸化シリコン膜
５と窒化シリコン膜６および酸化シリコン膜７の積層膜
を形成する。その後、ホトエツチングにより、上記Ｎ＋
型埋込層２の上方に２つの積層膜５，６．７を残し、他
の部分は除去して第１図（Ａ）の状態となる。

上記の場合、窒化シリコン膜６の形成を２回に分け、そ
の間にポリシリコン層を蒸着する工程を挿入してもよい
。

第１図（Ａ）の状態の後は、上記積層膜５，６゜７をマ
スクとして、スパッタエツチングによりエピタキシャル
層４を削る。それから、残ったエピタキシャル層４ａ、
４ｂの側壁および基板表面を酸化して酸化シリコン膜を
形成しさらにその上に窒化シリコン膜を被着した後、ド
ライエツチングで底面の窒化シリコン膜を一部残して除
去する。

しかる後、熱酸化を行なって半導体基板１の表面に比較
的厚い分離用の酸化シリコン膜８を形成する。そして、
エピタキシャル層４ａ、４ｂはその側壁の窒化シリコン
膜と酸化膜を除去し、またエピタキシャル層４ｂは側壁
の窒化膜のみ除去して第１図（Ｂ）の状態となる。

次に、ＣＶＤ法により全面的にポリシリコン層を形成し
てから、エツチングを行なって、積層膜５．６．７の上
方のポリシリコンを除去し、第１図（Ｃ）に示すごとく
エピタキシャル層４ａ、４ｂの周囲にこれと略同じ高さ
のポリシリコン層１０を形成する。

しかる後、ポリシリコン層１０の上に酸化シリコン膜や
窒化シリコン膜のような絶縁膜を形成し、これをマスク
としてエピタキシャル層４ｂの周囲のポリシリコン層１
０を少し削ってから熱酸化を行ない、エピタキシャル層
４の周囲にのみポリシリコン層１０ａを残し、その周囲
の分離用酸化膜８は更に厚く成長させる。それからマス
クとなった絶縁膜およびエビタキャル層４ａ、４ｂの表
面の酸化シリコン膜７を除去した後、上記ポリシリコン
層１０ａにイオン打込み等によりボロンのようなＰ型不
純物を導入して、ポリシリコン電極１０ａを低抵抗化す
るとともに、ポリシリコン電極１０ａからの不純物（ボ
ロン）の拡散によって。

エピタキシャル層４ａの側壁の中央にゲート領域となる
Ｐ型半導体領域１１を形成して第１図（Ｄ）の状態とな
る。

しかる後、エピタキシャル層４ａ、４ｂの上方の窒化シ
リコン膜６を除去してから、エピタキシイル層４ｂ内に
窒化シリコン膜等をマスクにしてＮ型不純物を選択的に
導入してドレイン引上げ口となるＮ＋型半導体領域１５
を形成する。それから、ＣＶＤ法により窒化シリコン膜
のような層間絶縁膜１２を形成してから、選択エツチン
グを行なって上記エピタキシャル層４ａの表面の酸化シ
リコン膜５とこの層間絶縁［１２の一部を除去し、ソー
ス形成用開口部１２ａを形成する。

そして、上記エピタキシャル層４８表面のソース形成用
開口部１２ａからＮ型不純物を導入してエピタキシャル
層４ａの表面にソース領域となるＮ＋型半導体１３を形
成して、第１図（Ｅ）の状態となる。

その後、上記ポリシリコン電極１０ａの上方の酸化シリ
コン膜１２にコンタクト穴１２ｂ、１２Ｃを形成した後
、アルミニウム層を全面的に形成し、パターニングを行
なってゲート、ソースおよびドレイン電極となるアルミ
電極１４　ａ、　　１４　ｂ＋１４ｃを形成して第１図
（Ｆ）の状態となる。

第１図（Ｆ）の状態の後は、アルミ電極１４ａ〜１４ｃ
の上にファイナルパッシベーション膜が形成されて完成
状態とされる。

上記実施例に従うと、実質的な素子領域としてのエピタ
キシャル層４ａの側壁の一部に、ゲート領域たるＰ型半
導体領域１１がポリシリコン電極１０ａから不純物拡散
によって形成されている。

そのため、第１図（Ｆ）に示さ九ている２つのＰ型半導
体領域１１の間隔を小さくすることが出来るので、ゲー
ト・ドレイン間がゼロバイアスの状態で１両方のＰ型半
導体領域１１がら空乏層が延びて来て互いに接触し、ピ
ンチオフさせるこができるような縦型の静電誘導トラン
ジスタが形成される。

また上記実施例の静電誘導トランジスタにあっては、ソ
ース・ドレイン間の距離がエピタキシャル層４ａの厚み
によって決まるので、チャンネルの長さを短くすること
ができ、ソース領域たるＮ“型半導体領域１３直下の抵
抗が小さくなる。そのため、ＩｓＤ　Ｖｏ特性などトラ
ンジスタの電気的特性が向上される。しかも、各半導体
領域の寸法を小さく形成できるため、寄生容量が小さく
なってトランジスタの動作速度が速くなる。

さらに、上記実施例の静ｉ’！誘導トランジスタは。

実質的な素子部分の面積が小さいため、ゲート制御が低
電圧で行なえるようになり、これによってトランス・イ
ンピーダンスが大きくなる。

なお、上記実施例のプロセスにおいて、ソース形成用開
口部１２ａからの不純物の導入によってソース領域たる
Ｎ＋型半導体領域１３を形成する前に、同じく開口部１
２ａからエピタキシャル層４ａの表面にＰ型不純物を導
入させて、Ｎ＋型半導体領域１３の周囲に、Ｐ型半導体
領域１１と接触するようなＰ型半導体領域を形成する。

これによって、公知の５ＩＣＯ８（サイドウオール・ベ
ース・コンタクト・ストラフチャ）構造のバイポーラト
ランジスタを形成することができる。

すなわち、第２図に示すバイポーラトランジスタのコレ
クタ領域となるＮ＋型埋込層２１と同時にドレイン領域
となるＮ＋型埋込層２を形成する。

また、ベース引出し用ポリシリコン電極２２と同時にゲ
ート電極となるポリシリコン電ｐｉ１０　ａを形成し、
ソース領域およびドレイン引上げ口となるＮ＋型半導体
領域１３および１５は、バイポーラトランジスタのエミ
ッタ領域となるＮ＋型半導体領域２３とコレクタ引上げ
口となるＮ＋型半導体領域２４と同時にそれぞれ形成す
ればよい。素子間分離領域の構造は、両者とも共通であ
る。

このように、上記実施例の静電誘導トランジスタは、第
２図に示すような５ＩＣＯ５構造のバイポーラトランジ
スタのプロセスと非常に整合性がよいので、同一基板上
に静電誘導トランジスタとともにバイポーラトランジス
タを容易に形成することができる。

さらに、上記実施例では、ソース領域およびドレイン領
域がＮ＋型に形成され、電子をキャリアとするｎチャン
ネル形の構造の静電誘導トランジスタを示したが、ホー
ルをキャリアとするＰチャンネル形のトランジスタを形
成することも容易にできる。

また、上記実施例では、Ｎ＋型埋込層２とこれに達する
ようなドレイン引上げ口１５を形成して、ソース電極１
４ｂと同一の側にドレイン電極１４Ｃを取り出すように
しているが、半導体基板１をＮ＋型にしてこれをドレイ
ン領域とすることによりソース電極と反対側からドレイ
ン電極を取り出すようにすることも可能である。

Ｃ効果］ （１）半導体基板の主面上に部分的に形成されたドレイ
ンまたはソース領域となる高濃度埋込層の上に、周囲を
絶縁膜で囲まれたエピタキシャル層からなる素子領域を
形成し、この素子領域の表面にソースまたはドレイン領
域となる半導体領域を形成するとともに、素子領域の側
壁の一部には、ゲート電極となる導電層（ポリシリコン
層）に接触されたゲート領域を形成することによって、
縦方向に動作する静電誘導トランジスタを構成したので
、実質的な素子寸法が小さくなって、寄生容量や抵抗が
減少されるという作用により、スピードが速くかつトラ
ンス・インピーダンスの大きい。

高速、高性能の静電誘導トランジスタが得られるという
効果がある。

（２）半導体基板の主面上に部分的に形成されたドレイ
ンまたはソース領域となる高濃度埋込層の上に、周囲を
絶縁膜で囲まれたエピタキシでル層からなる素子領域を
形成し、この素子領域の表面にソースまたはドレイン領
域となる半導体領域を形成するとともに、素子領域の側
壁の一部には、ゲート電極となる導電層（ポリシリコン
Ｎ）に接触されたゲート領域を形成することによって、
縦方向に動作する静電誘導トランジスタを構成したので
、バイポーラトランジスタのプロセスとの整合性が良い
という作用により、同一半導体基板上にバイポーラトラ
ンジスタと静電誘導トランジスタとが共存した回路を容
易に構成できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、静電誘導トランジスタに適用したものについて説明し
たが、第１図におけるＮ＋型半導体領域１３をＰ＋型に
形成してやることにより、ＧＴＯ（ゲート・ターンオフ
）型のサイリスタを構成することができる。その場合、
ゲート領域１１とドレイン領域２との間を順方向にバイ
アスさせることによって、サイリスタを導通させること
ができる。また、ゲート・ドレイン間を逆バイアスして
やればオン状態のサイリスタをオフさせることができる
。

さらに、上記実施例で説明した静電誘導トランジスタの
製造工程は一例であって、同様な構造のトランジスタを
形成する種々のプロセスが容易に考えられる。

の一実施例を製造工程順に示す断面図、第２図は、本発
明に係る静電誘導トランジスタのプロセスの整合性のよ
いバイポーラトランジスタの一例を示す断面図である。

１・・・・半導体基板、２・・・・Ｎ＋型埋込層（ドレ
イン領域）、４ａ・・・・低濃度半導体領域（エピタキ
シャル層）８・・・・絶縁膜（素子分離用酸化シリコン
膜）、１０ａ・・・・導電層（ポリシリコンゲート電極
）、１１・・・・Ｐ型半導体領域（ゲート領域）、１３
・・・・第１高濃度半導体領域（ソース領域）、１４ａ
〜１４ｃ・・パ・アルミ電極、１５・・・・Ｎ＋型半導
体領域（ドレイン引上げ口）、２１・・・・コレクタ領
域、２２・・・・ヘ一ス引出し電極、２３・・・・エミ
ッタ領域、２５゜２６・・・・ベース領域・

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面上に形成された絶縁膜の一部に開
   口部が形成され、この開口部の内側には低濃度半導体領
   域が形成され、この低濃度半導体領域の側壁には第１の
   導電型の半導体領域が形成され、かつこの半導体領域の
   周囲にはこれに接触するように導電層が配設されている
   とともに、上記低濃度半導体領域の表面には第２の導電
   型の高濃度半導体領域が形成され、上記第１導電型の半
   導体領域に印加された電圧に応じて上記低濃度半導体領
   域内には、上記高濃度半導体領域から半導体基板の側に
   向かってキャリアが移動するように動作されることを特
   徴とする半導体装置。 ２、上記低濃度半導体領域の下方には、第２導電型の第
   ２の高濃度半導体領域が形成され、この第２高濃度半導
   体領域の一部には、第１高濃度半導体領域の形成面と同
   じ側に引出し電極が設けられていることを特徴とする特
   許請求の範囲第１項記載の半導体装置。 ３、上記低濃度半導体領域は、気相成長法により形成さ
   れたエピタキシャル層であり、また上記導電層はポリシ
   リコン層であることを特徴とする特許請求の範囲第１項
   もしくは第２項記載の半導体装置。