JPS62230078A - 埋込み型半導体レ−ザ素子 - Google Patents
埋込み型半導体レ−ザ素子Info
- Publication number
- JPS62230078A JPS62230078A JP7488786A JP7488786A JPS62230078A JP S62230078 A JPS62230078 A JP S62230078A JP 7488786 A JP7488786 A JP 7488786A JP 7488786 A JP7488786 A JP 7488786A JP S62230078 A JPS62230078 A JP S62230078A
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- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 4
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- 229920002120 photoresistant polymer Polymers 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005253 cladding Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１、産業上の利用分野〕
本発明は光フアイバー通信等に用いる半導体レーザ素子
に関し、特に長距離大容量通信に用いられるＤＣ−ＰＢ
Ｈ型レーザの構造に関する。
に関し、特に長距離大容量通信に用いられるＤＣ−ＰＢ
Ｈ型レーザの構造に関する。
従来、ＤＣ−ＰＢＨ（口ｏｕｂｌｅ Ｃｈａｎｎｅｌ−
ＰｌａｎａｒＢｕｒｉｅｄ ＩＩｅｔ、ｅｒｏｓｔｒｕ
ｃｔｕｒｅ Ｌａ５ｅｒ）型レーザの構成はダブルへテ
ロエピタキシャルウェーハにダブルチャネルを形成し、
これをさらに液相エピタキシャルにより埋込む形でなさ
れている。この時のダブルチャネルの構造は２本の平行
な溝の内側の表面も外側の表面も同一の高さであった。
ＰｌａｎａｒＢｕｒｉｅｄ ＩＩｅｔ、ｅｒｏｓｔｒｕ
ｃｔｕｒｅ Ｌａ５ｅｒ）型レーザの構成はダブルへテ
ロエピタキシャルウェーハにダブルチャネルを形成し、
これをさらに液相エピタキシャルにより埋込む形でなさ
れている。この時のダブルチャネルの構造は２本の平行
な溝の内側の表面も外側の表面も同一の高さであった。
上述した従来のダブルチャネルの形状は、前述し、又第
３図に示すように溝の内側の表面と外側の表面は同一の
高さになっている。このダブルチャネル構造の基板に液
相エピタキシャル成長を行い、第４図に示す構造のＤＣ
−ＰＢＨ型レーザを形成する。この時埋込み成長により
電流ブロック層を形成するが、このブロック層はメサト
ップには成長せずチャネル内及びダブルチャネルの外側
の平坦部分には成長する構造とならなければならない。
３図に示すように溝の内側の表面と外側の表面は同一の
高さになっている。このダブルチャネル構造の基板に液
相エピタキシャル成長を行い、第４図に示す構造のＤＣ
−ＰＢＨ型レーザを形成する。この時埋込み成長により
電流ブロック層を形成するが、このブロック層はメサト
ップには成長せずチャネル内及びダブルチャネルの外側
の平坦部分には成長する構造とならなければならない。
しかしながら第３図の従来型ではダブルチャネルの内側
と外側の表面の高さが同一構造となっている為、メサト
ップに成長しない条件でもチャネルの外側の平面部には
成長し、メサトップの比較しチャネル外側の肩の部分が
高くなってゆき、ブロック層を成長させた時肩切れを起
し易くなる９肩切れを起すとリーク電流が増加し発振閾
値が増大してしまう。
と外側の表面の高さが同一構造となっている為、メサト
ップに成長しない条件でもチャネルの外側の平面部には
成長し、メサトップの比較しチャネル外側の肩の部分が
高くなってゆき、ブロック層を成長させた時肩切れを起
し易くなる９肩切れを起すとリーク電流が増加し発振閾
値が増大してしまう。
一方、肩切れを起さないように過飽和度を高く設定する
とブロック層がメサＩ・ツブ上にも成長してしまう。こ
の為ダブルチャネル内側と外側の表面の高さが等しい構
造では生産上工程能力が低く安定した生産が出来ないと
いう欠点がある。
とブロック層がメサＩ・ツブ上にも成長してしまう。こ
の為ダブルチャネル内側と外側の表面の高さが等しい構
造では生産上工程能力が低く安定した生産が出来ないと
いう欠点がある。
本発明の目的は、ストライプ部を形成する溝の埋込み時
の溝外の肩におけるｎ層の切断の発生によるリーク電流
の発生を防止できる埋込み型半導体素子を提供すること
にある。
の溝外の肩におけるｎ層の切断の発生によるリーク電流
の発生を防止できる埋込み型半導体素子を提供すること
にある。
ｒ問題点を解決するための手段〕
本発明の埋込み型半導体レーザ素子は、第１導電型半導
体基板上に少なくとも活性層を含む半導体多層膜を積層
させた多層膜構造半導体ウェーハに前記活性層よりも深
い２本の平行した溝によって挟まれたメサストライプを
形成した後埋込み成長してなる埋込みへテロ構造半導体
レーザにおいて、埋込み成長前の前記２本の平行した溝
によって挟まれたストライプ部の表面の高さがこれら２
本の溝の外側の平坦部分の表面の高さより高い構造を有
している。
体基板上に少なくとも活性層を含む半導体多層膜を積層
させた多層膜構造半導体ウェーハに前記活性層よりも深
い２本の平行した溝によって挟まれたメサストライプを
形成した後埋込み成長してなる埋込みへテロ構造半導体
レーザにおいて、埋込み成長前の前記２本の平行した溝
によって挟まれたストライプ部の表面の高さがこれら２
本の溝の外側の平坦部分の表面の高さより高い構造を有
している。
次に、本発明の実施例について図面を参照して説明する
。第１図、第２図は本発明の一実施例並びにその製造方
法を説明するための素子の断面図である。
。第１図、第２図は本発明の一実施例並びにその製造方
法を説明するための素子の断面図である。
ｎ型１．Ｐ基板１上にｎ型バッファ一層２．活性層３．
Ｐ型クラッド層４を順次成長させたウェーハにフォＩ・
レジスト手法を用いて互いに平行な二本の満５を形成す
る。これらの満５は活性層３を突き抜け、バッファ一層
２に達する構成となっており、二本の溝５に挟まれたス
）・ライブ部６を形成している。この時ストライプ部６
を保護しエツチングを追加することにより二本の溝５の
外側のＰ型クラッド層４を半分程度の厚さにする。これ
により埋込み成長前の基板においてストライプ部６と二
本の満５の外側の部分との表面の高さに差が出来、スＩ
〜ライブ部６が０．５μ程度高くなる。
Ｐ型クラッド層４を順次成長させたウェーハにフォＩ・
レジスト手法を用いて互いに平行な二本の満５を形成す
る。これらの満５は活性層３を突き抜け、バッファ一層
２に達する構成となっており、二本の溝５に挟まれたス
）・ライブ部６を形成している。この時ストライプ部６
を保護しエツチングを追加することにより二本の溝５の
外側のＰ型クラッド層４を半分程度の厚さにする。これ
により埋込み成長前の基板においてストライプ部６と二
本の満５の外側の部分との表面の高さに差が出来、スＩ
〜ライブ部６が０．５μ程度高くなる。
次に、これに埋込み成長を行う。始めに９層７を成長す
る。溝５が深い為１層７が満５を埋める形で成長し、ス
トライプ部６には全く成長しない。
る。溝５が深い為１層７が満５を埋める形で成長し、ス
トライプ部６には全く成長しない。
しかし溝５の外ＩＩＩの表面には講５内より薄いがほぼ
均一に成長する。次に０層８を成長する。この段階でも
溝５が埋まり切っていないので０層８の成長は７ｆ４５
内で速くストライプ部６には全く成長しない、この時埋
込み０層８も埋込み９層７と同様に満５の外側の表面に
は満５内より薄いがほぼ均一に成長する。ここで第３図
のように、もし埋込み成長前のストライプ部１６と満１
５の外側の部分の表面の高さが一致していた場合は、第
４図に見られるように埋込みＰ層１７を成長した段階で
ストライプ部１６には成長しないので溝の外側の平坦部
１９の高さがストライプ部１６より高くなる。このなめ
次の埋込み０層１８を成長した時に溝の外側の肩の部分
２０で埋込み０層１８が切れ易くなる。
均一に成長する。次に０層８を成長する。この段階でも
溝５が埋まり切っていないので０層８の成長は７ｆ４５
内で速くストライプ部６には全く成長しない、この時埋
込み０層８も埋込み９層７と同様に満５の外側の表面に
は満５内より薄いがほぼ均一に成長する。ここで第３図
のように、もし埋込み成長前のストライプ部１６と満１
５の外側の部分の表面の高さが一致していた場合は、第
４図に見られるように埋込みＰ層１７を成長した段階で
ストライプ部１６には成長しないので溝の外側の平坦部
１９の高さがストライプ部１６より高くなる。このなめ
次の埋込み０層１８を成長した時に溝の外側の肩の部分
２０で埋込み０層１８が切れ易くなる。
本発明のように溝の外側の平坦部９を初めがらス１〜ラ
イブ部６より低くしておき、埋込み２層７成長後に溝の
外側の平坦部９がストライプ部６より高くならないよう
にしておくと埋込み０層８を成長した時に溝の外側の肩
の部分１ｏで埋込み０層８が切れにくくなる。
イブ部６より低くしておき、埋込み２層７成長後に溝の
外側の平坦部９がストライプ部６より高くならないよう
にしておくと埋込み０層８を成長した時に溝の外側の肩
の部分１ｏで埋込み０層８が切れにくくなる。
なお、本実施例ではｎ型基板を用いた場合について説明
したが、Ｐ型基板を用いた場合も同様に実施することに
より同様の効果が得られる。
したが、Ｐ型基板を用いた場合も同様に実施することに
より同様の効果が得られる。
［発明の効果〕
以上説明したように本発明は、埋込み成長前の基板にお
いて、ストライプ部を形成する溝の溝外の平坦部をスト
ライプ部より低く形成しであるので埋込み時に溝外の肩
における埋込みｎ層の切断の発生によるリーク電流の発
生を押えることが出来る効果がある。
いて、ストライプ部を形成する溝の溝外の平坦部をスト
ライプ部より低く形成しであるので埋込み時に溝外の肩
における埋込みｎ層の切断の発生によるリーク電流の発
生を押えることが出来る効果がある。
第１図、第２図は本発明の一実施例の構造並びに製造方
法を説明するための一部工程の素子の断面図、第３図、
第４図は従来の埋込み型レーザ素子の構造並びにその製
造方法を説明するための一部工程に於ける素子の断面図
である。 １．１１−１．Ｐ基板、２．１２−・ｎ型バッファ一層
、３．１３・・・活性層、４，１４・・・Ｐ型グラッド
層、５．１５・・・２本の平行した溝、６．１６・・・
ストライプ部、７．１７・・・埋込みＰ層、８，１８・
・・埋込み０層、９，１９・・・溝外の平坦部、１０゜
２０・・・溝外の肩部。 代理人 弁理士 内 原 晋、／：：・２ノｌ ｒ
。 ″′−ミ′ 第／図 羽４図
法を説明するための一部工程の素子の断面図、第３図、
第４図は従来の埋込み型レーザ素子の構造並びにその製
造方法を説明するための一部工程に於ける素子の断面図
である。 １．１１−１．Ｐ基板、２．１２−・ｎ型バッファ一層
、３．１３・・・活性層、４，１４・・・Ｐ型グラッド
層、５．１５・・・２本の平行した溝、６．１６・・・
ストライプ部、７．１７・・・埋込みＰ層、８，１８・
・・埋込み０層、９，１９・・・溝外の平坦部、１０゜
２０・・・溝外の肩部。 代理人 弁理士 内 原 晋、／：：・２ノｌ ｒ
。 ″′−ミ′ 第／図 羽４図
Claims (1)
- 第１導電型半導体基板上に少なくとも活性層を含む半導
体多層膜を積層させた多層膜構造半導体ウェーハに前記
活性層よりも深い２本の平行した溝によって挟まれたス
トライプを形成した後埋込み成長してなる埋込み型半導
体レーザ素子において、埋込み成長前の前記２本の平行
した溝によって挟まれたストライプ部の表面の高さがこ
れら２本の溝の外側の平坦部分の表面の高さより高く形
成されていることを特徴とする埋込み型半導体レーザ素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7488786A JPS62230078A (ja) | 1986-03-31 | 1986-03-31 | 埋込み型半導体レ−ザ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7488786A JPS62230078A (ja) | 1986-03-31 | 1986-03-31 | 埋込み型半導体レ−ザ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62230078A true JPS62230078A (ja) | 1987-10-08 |
Family
ID=13560327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7488786A Pending JPS62230078A (ja) | 1986-03-31 | 1986-03-31 | 埋込み型半導体レ−ザ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62230078A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849372A (en) * | 1987-02-18 | 1989-07-18 | Mitsubishi Kenki Kabushiki Kaisha | Semiconductor laser device and a method of producing same |
| JPH0837338A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | ２重チャネル型プレーナ埋込み構造半導体レーザ及び その製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595688A (ja) * | 1982-07-01 | 1984-01-12 | Nec Corp | 半導体レ−ザ |
| JPS596588A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体レ−ザ |
| JPS59125686A (ja) * | 1983-01-06 | 1984-07-20 | Nec Corp | 半導体レ−ザ |
-
1986
- 1986-03-31 JP JP7488786A patent/JPS62230078A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595688A (ja) * | 1982-07-01 | 1984-01-12 | Nec Corp | 半導体レ−ザ |
| JPS596588A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体レ−ザ |
| JPS59125686A (ja) * | 1983-01-06 | 1984-07-20 | Nec Corp | 半導体レ−ザ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849372A (en) * | 1987-02-18 | 1989-07-18 | Mitsubishi Kenki Kabushiki Kaisha | Semiconductor laser device and a method of producing same |
| US4910745A (en) * | 1987-02-18 | 1990-03-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor laser device |
| JPH0837338A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | ２重チャネル型プレーナ埋込み構造半導体レーザ及び その製造方法 |
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