JPH0837338A - ２重チャネル型プレーナ埋込み構造半導体レーザ及び その製造方法 - Google Patents
２重チャネル型プレーナ埋込み構造半導体レーザ及び その製造方法Info
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- JPH0837338A JPH0837338A JP19095694A JP19095694A JPH0837338A JP H0837338 A JPH0837338 A JP H0837338A JP 19095694 A JP19095694 A JP 19095694A JP 19095694 A JP19095694 A JP 19095694A JP H0837338 A JPH0837338 A JP H0837338A
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Abstract
(57)【要約】
【構成】 Ｎ型ＩｎＰ基板（１）上にＮ型ＩｎＰバッフ
ァー層（２）、ＩｎＧａＡｓＰ活性層（３）及びＰ型Ｉ
ｎＰクラッド層（４）を形成したのち、ＩｎＧａＡｓＰ
活性層（３）より深い一対の溝を形成する工程と、Ｐ型
ＩｎＰクラッド層（４）のうちの平坦領域のＰ型ＩｎＰ
クラッド層（４ｂ）をエッチングする工程と、メサ領域
（Ｍ）の上面を除く部分にＰ型ＩｎＰブロック層（５）
及びＮ型ＩｎＰブロック層（７）を含むエピタキシャル
層を形成する工程を少なくとも有している。 【効果】 一対のストライプ状溝を形成したのち、一対
の溝で挟まれたメサ領域中の活性層上のクラッド層より
薄くなるように溝両脇の活性層上のクラッド層をエッチ
ングした構造及び製法とすることによって、ブロック層
をとぎれにくくして、製造歩留りを向上する。
ァー層（２）、ＩｎＧａＡｓＰ活性層（３）及びＰ型Ｉ
ｎＰクラッド層（４）を形成したのち、ＩｎＧａＡｓＰ
活性層（３）より深い一対の溝を形成する工程と、Ｐ型
ＩｎＰクラッド層（４）のうちの平坦領域のＰ型ＩｎＰ
クラッド層（４ｂ）をエッチングする工程と、メサ領域
（Ｍ）の上面を除く部分にＰ型ＩｎＰブロック層（５）
及びＮ型ＩｎＰブロック層（７）を含むエピタキシャル
層を形成する工程を少なくとも有している。 【効果】 一対のストライプ状溝を形成したのち、一対
の溝で挟まれたメサ領域中の活性層上のクラッド層より
薄くなるように溝両脇の活性層上のクラッド層をエッチ
ングした構造及び製法とすることによって、ブロック層
をとぎれにくくして、製造歩留りを向上する。
Description
【０００１】
【産業上の利用分野】本発明は、光ファイバー通信用半
導体レーザのうちの２重チャネル型プレーナ埋込み構造
半導体レーザ及びその製造方法に関する。
導体レーザのうちの２重チャネル型プレーナ埋込み構造
半導体レーザ及びその製造方法に関する。
【０００２】
【従来の技術】従来の２重チャネル型プレーナ埋込み構
造半導体レーザは、ＩＥＥＥ，Ｊ．ＬＴ−１，１ｐｐ．
１９５−２０２（１９８３）に記載されている。この２
重チャネル型プレーナ埋込み構造半導体レーザの素子
は、図３（ａ）に示すように、Ｎ型ＩｎＰ基板（１）上
に液相エピタキシャル成長法によりＮ型ＩｎＰバッファ
ー層（２），ＩｎＧａＡｓＰ活性層（３）及びＰ型Ｉｎ
Ｐクラッド層（４）を形成したのち、ウェットエッチに
より、ＩｎＧａＡｓＰ活性層（３）より深い一対のスト
ライプ状の溝を形成し、さらにその一対の溝で挟まれた
ストライプ状メサ領域（Ｍ）の上面を除く部分に、Ｐ型
ＩｎＰブロック層（５）とノンドープＩｎＰブロック層
（６）及びＮ型ＩｎＰブロック層（７）を形成し、さら
に前記のストライプ状メサ領域（Ｍ）の上面とＮ型Ｉｎ
Ｐブロック層（７）を覆ってＰ型ＩｎＰ層（８）とＰ型
ＩｎＧａＡｓＰ層（９）を形成していた。したがって、
Ｐ型ＩｎＰブロック層（５）とＮ型ＩｎＰブロック層
（７）で電流を狭窄できるため、電流はＰ型ＩｎＧａＡ
ｓＰ層（９）からＰ型ＩｎＰ層（８）、メサ領域（Ｍ）
中のＰ型ＩｎＰクラッド層（４）を経て、メサ領域
（Ｍ）中のＩｎＧａＡｓＰ活性層（３）に有効に注入さ
れることとなる。
造半導体レーザは、ＩＥＥＥ，Ｊ．ＬＴ−１，１ｐｐ．
１９５−２０２（１９８３）に記載されている。この２
重チャネル型プレーナ埋込み構造半導体レーザの素子
は、図３（ａ）に示すように、Ｎ型ＩｎＰ基板（１）上
に液相エピタキシャル成長法によりＮ型ＩｎＰバッファ
ー層（２），ＩｎＧａＡｓＰ活性層（３）及びＰ型Ｉｎ
Ｐクラッド層（４）を形成したのち、ウェットエッチに
より、ＩｎＧａＡｓＰ活性層（３）より深い一対のスト
ライプ状の溝を形成し、さらにその一対の溝で挟まれた
ストライプ状メサ領域（Ｍ）の上面を除く部分に、Ｐ型
ＩｎＰブロック層（５）とノンドープＩｎＰブロック層
（６）及びＮ型ＩｎＰブロック層（７）を形成し、さら
に前記のストライプ状メサ領域（Ｍ）の上面とＮ型Ｉｎ
Ｐブロック層（７）を覆ってＰ型ＩｎＰ層（８）とＰ型
ＩｎＧａＡｓＰ層（９）を形成していた。したがって、
Ｐ型ＩｎＰブロック層（５）とＮ型ＩｎＰブロック層
（７）で電流を狭窄できるため、電流はＰ型ＩｎＧａＡ
ｓＰ層（９）からＰ型ＩｎＰ層（８）、メサ領域（Ｍ）
中のＰ型ＩｎＰクラッド層（４）を経て、メサ領域
（Ｍ）中のＩｎＧａＡｓＰ活性層（３）に有効に注入さ
れることとなる。
【０００３】
【発明が解決しようとする課題】しかし、上記従来技術
において、液相エピタキシャル成長法により前記２重チ
ャネル型プレーナ埋込み構造半導体レーザのうちのＮ型
ＩｎＰブロック層（７）を形成する際、ストライプ状メ
サ領域（Ｍ）の上面に成長しない条件を選ぶと、図３
（ｂ）に示すように、溝領域と平坦領域の境部（Ｋ）で
Ｎ型ＩｎＰブロック層（７）が途切れ、その結果、電流
が直接Ｐ型ＩｎＰ層（８）からメサ領域（Ｍ）外のＰ型
ＩｎＰクラッド層（４）へリークして素子特性を損なう
不具合がしばしば生じた。このことはＮ型ＩｎＰブロッ
ク層（７）がストライプ状メサ領域（Ｍ）の上面に成長
しない条件と溝領域と平坦領域の境部（Ｋ）で途切れず
に成長する条件の双方を満たす範囲が極めて狭いために
起こる現象である。
において、液相エピタキシャル成長法により前記２重チ
ャネル型プレーナ埋込み構造半導体レーザのうちのＮ型
ＩｎＰブロック層（７）を形成する際、ストライプ状メ
サ領域（Ｍ）の上面に成長しない条件を選ぶと、図３
（ｂ）に示すように、溝領域と平坦領域の境部（Ｋ）で
Ｎ型ＩｎＰブロック層（７）が途切れ、その結果、電流
が直接Ｐ型ＩｎＰ層（８）からメサ領域（Ｍ）外のＰ型
ＩｎＰクラッド層（４）へリークして素子特性を損なう
不具合がしばしば生じた。このことはＮ型ＩｎＰブロッ
ク層（７）がストライプ状メサ領域（Ｍ）の上面に成長
しない条件と溝領域と平坦領域の境部（Ｋ）で途切れず
に成長する条件の双方を満たす範囲が極めて狭いために
起こる現象である。
【０００４】ここで上述のＮ型ＩｎＰブロック層（７）
が、ストライプ状メサ領域（Ｍ）の上面に成長しない条
件は、図３（ｂ）に示すところのノンドープＩｎＰブロ
ック層（６）の溝底部上面とメサ領域（Ｍ）のＰ型Ｉｎ
Ｐクラッド層（４）上面との高さの差（ｄ1 ）に極めて
強く依存し、またＮ型ＩｎＰブロック層（７）が溝領域
と平坦領域の境部Ｋで途切れずに成長する条件は、ノン
ドープＩｎＰブロック層（６）における溝底部上面と平
坦領域上面との高さの差（ｄ2 ）に極めて強く依存して
いる。そして、この双方の条件を満たす範囲は（ｄ2 ）
−（ｄ1 ）が大きくなるにつれて狭くなり、素子特性を
損なう不具合の率が増加した。
が、ストライプ状メサ領域（Ｍ）の上面に成長しない条
件は、図３（ｂ）に示すところのノンドープＩｎＰブロ
ック層（６）の溝底部上面とメサ領域（Ｍ）のＰ型Ｉｎ
Ｐクラッド層（４）上面との高さの差（ｄ1 ）に極めて
強く依存し、またＮ型ＩｎＰブロック層（７）が溝領域
と平坦領域の境部Ｋで途切れずに成長する条件は、ノン
ドープＩｎＰブロック層（６）における溝底部上面と平
坦領域上面との高さの差（ｄ2 ）に極めて強く依存して
いる。そして、この双方の条件を満たす範囲は（ｄ2 ）
−（ｄ1 ）が大きくなるにつれて狭くなり、素子特性を
損なう不具合の率が増加した。
【０００５】
【課題を解決するための手段】本発明は、ＩｎＰ基板上
に形成されたＩｎＧａＡｓＰ活性層とＩｎＰクラッド層
を含むヘテロ接合体中に設けられた前記ＩｎＧａＡｓＰ
活性層より深い１対の溝で挟まれたストライプ状メサ領
域上面を除いた半導体表面に互いに導電型の違う第１の
ブロック層と第２のブロック層を含んでなる積層構造を
形成し、さらに前記ストライプ状メサ領域上面と前記第
２のブロック層を覆って少なくともＩｎＰ層とＩｎＧａ
ＡｓＰ層を含んでなる半導体層を形成した２重チャネル
型プレーナ埋込み構造半導体レーザにおいて、前記スト
ライプ状メサ領域両脇の平坦領域におけるＩｎＧａＡｓ
Ｐ活性層上のＩｎＰクラッド層が、ストライプ状メサ領
域中のＩｎＰクラッド層の層厚より薄く形成されている
ことを特徴とする２重チャネル型プレーナ埋込み構造半
導体レーザである。好ましくは前記ストライプ状メサ領
域両脇の平坦領域におけるＩｎＧａＡｓＰ活性層上のＩ
ｎＰクラッド層が、ストライプ状メサ領域中のＩｎＰク
ラッド層の層厚より少なくとも０．３μｍ以上薄く形成
されていることを特徴とするものである。
に形成されたＩｎＧａＡｓＰ活性層とＩｎＰクラッド層
を含むヘテロ接合体中に設けられた前記ＩｎＧａＡｓＰ
活性層より深い１対の溝で挟まれたストライプ状メサ領
域上面を除いた半導体表面に互いに導電型の違う第１の
ブロック層と第２のブロック層を含んでなる積層構造を
形成し、さらに前記ストライプ状メサ領域上面と前記第
２のブロック層を覆って少なくともＩｎＰ層とＩｎＧａ
ＡｓＰ層を含んでなる半導体層を形成した２重チャネル
型プレーナ埋込み構造半導体レーザにおいて、前記スト
ライプ状メサ領域両脇の平坦領域におけるＩｎＧａＡｓ
Ｐ活性層上のＩｎＰクラッド層が、ストライプ状メサ領
域中のＩｎＰクラッド層の層厚より薄く形成されている
ことを特徴とする２重チャネル型プレーナ埋込み構造半
導体レーザである。好ましくは前記ストライプ状メサ領
域両脇の平坦領域におけるＩｎＧａＡｓＰ活性層上のＩ
ｎＰクラッド層が、ストライプ状メサ領域中のＩｎＰク
ラッド層の層厚より少なくとも０．３μｍ以上薄く形成
されていることを特徴とするものである。
【０００６】また本発明は、ＩｎＰ基板上に形成された
ＩｎＧａＡｓＰ活性層とＩｎＰクラッド層を含むヘテロ
接合体中に前記ＩｎＧａＡｓＰ活性層より深い１対のス
トライプ状の溝を形成する工程と、前記の１対の溝で挟
まれたメサ領域中のＩｎＧａＡｓＰ活性層上に設けられ
たＩｎＰクラッド層より薄くなるように、溝両脇の平坦
領域のＩｎＧａＡｓＰ活性層上に設けられたＩｎＰクラ
ッド層をエッチングする工程と、前記の１対の溝で挟ま
れたストライプ状メサ領域上面を除いた半導体表面に互
いに導電型の違う第１のブロック層と第２のブロック層
を含んでなる積層構造を形成し、さらに前記ストライプ
状メサ領域上面と前記第２のブロック層を覆って少なく
ともＩｎＰ層とＩｎＧａＡｓＰ層を含んでなる半導体層
を形成する工程を少なくとも有することを特徴とする２
重チャネル型プレーナ埋込み構造半導体レーザの製造方
法である。好ましくは、前記のエッチングする工程が、
前記の１対の溝で挟まれたメサ領域中のＩｎＧａＡｓＰ
活性層上に設けられたＩｎＰクラッド層より少なくとも
０．３μｍ以上薄くなるように、溝両脇の平坦領域のＩ
ｎＧａＡｓＰ活性層上に設けられたＩｎＰクラッド層を
エッチングする工程であることを特徴とするものであ
る。
ＩｎＧａＡｓＰ活性層とＩｎＰクラッド層を含むヘテロ
接合体中に前記ＩｎＧａＡｓＰ活性層より深い１対のス
トライプ状の溝を形成する工程と、前記の１対の溝で挟
まれたメサ領域中のＩｎＧａＡｓＰ活性層上に設けられ
たＩｎＰクラッド層より薄くなるように、溝両脇の平坦
領域のＩｎＧａＡｓＰ活性層上に設けられたＩｎＰクラ
ッド層をエッチングする工程と、前記の１対の溝で挟ま
れたストライプ状メサ領域上面を除いた半導体表面に互
いに導電型の違う第１のブロック層と第２のブロック層
を含んでなる積層構造を形成し、さらに前記ストライプ
状メサ領域上面と前記第２のブロック層を覆って少なく
ともＩｎＰ層とＩｎＧａＡｓＰ層を含んでなる半導体層
を形成する工程を少なくとも有することを特徴とする２
重チャネル型プレーナ埋込み構造半導体レーザの製造方
法である。好ましくは、前記のエッチングする工程が、
前記の１対の溝で挟まれたメサ領域中のＩｎＧａＡｓＰ
活性層上に設けられたＩｎＰクラッド層より少なくとも
０．３μｍ以上薄くなるように、溝両脇の平坦領域のＩ
ｎＧａＡｓＰ活性層上に設けられたＩｎＰクラッド層を
エッチングする工程であることを特徴とするものであ
る。
【０００７】
【作用】本発明は、上記の構成を有するもので、具体的
には本発明の半導体レーザは、図２（ｅ）に示すように
平坦領域のＰ型ＩｎＰクラッド層（４ｂ）をメサ領域
（Ｍ）のＰ型ＩｎＰクラッド層（４ａ）の厚さより薄く
した構造を有しているもので、好ましくは、平坦領域の
Ｐ型ＩｎＰクラッド層（４ｂ）をメサ領域（Ｍ）のＰ型
ＩｎＰクラッド層（４ａ）の厚さより少なくとも０．３
μｍ以上薄くした構造を有している。また、本発明の半
導体レーザは、図１（ａ）〜（ｃ）及び図２（ｄ）〜
（ｅ）に示すように、Ｎ型ＩｎＰ基板（１）上にＮ型Ｉ
ｎＰバッファー層（２）、ＩｎＧａＡｓＰ活性層（３）
及びＰ型ＩｎＰクラッド層（４）を形成したのち、Ｉｎ
ＧａＡｓＰ活性層（３）より深い一対の溝を形成する工
程と、Ｐ型ＩｎＰクラッド層（４）のうちの平坦領域の
Ｐ型ＩｎＰクラッド層（４ｂ）をエッチングする工程
と、メサ領域（Ｍ）の上面を除く部分にＰ型ＩｎＰブロ
ック層（５）及びＮ型ＩｎＰブロック層（７）を含むエ
ピタキシャル層を形成する工程を少なくとも有してい
る。
には本発明の半導体レーザは、図２（ｅ）に示すように
平坦領域のＰ型ＩｎＰクラッド層（４ｂ）をメサ領域
（Ｍ）のＰ型ＩｎＰクラッド層（４ａ）の厚さより薄く
した構造を有しているもので、好ましくは、平坦領域の
Ｐ型ＩｎＰクラッド層（４ｂ）をメサ領域（Ｍ）のＰ型
ＩｎＰクラッド層（４ａ）の厚さより少なくとも０．３
μｍ以上薄くした構造を有している。また、本発明の半
導体レーザは、図１（ａ）〜（ｃ）及び図２（ｄ）〜
（ｅ）に示すように、Ｎ型ＩｎＰ基板（１）上にＮ型Ｉ
ｎＰバッファー層（２）、ＩｎＧａＡｓＰ活性層（３）
及びＰ型ＩｎＰクラッド層（４）を形成したのち、Ｉｎ
ＧａＡｓＰ活性層（３）より深い一対の溝を形成する工
程と、Ｐ型ＩｎＰクラッド層（４）のうちの平坦領域の
Ｐ型ＩｎＰクラッド層（４ｂ）をエッチングする工程
と、メサ領域（Ｍ）の上面を除く部分にＰ型ＩｎＰブロ
ック層（５）及びＮ型ＩｎＰブロック層（７）を含むエ
ピタキシャル層を形成する工程を少なくとも有してい
る。
【０００８】このように、本発明の半導体レーザでは、
図２（ｅ）に示すように、溝両脇の平坦領域のＰ型Ｉｎ
Ｐクラッド層（４ｂ）の層厚をメサ領域のＰ型ＩｎＰク
ラッド層（４ａ）の層厚より薄くしているので、上述の
（ｄ2 ）−（ｄ1 ）が従来より小さくなり、Ｎ型ＩｎＰ
ブロック層（７）が、メサ領域Ｍの上面に成長せず、か
つ溝領域と平坦領域の境部Ｋで途切れずに成長する条件
の範囲が広がることとなるものである。
図２（ｅ）に示すように、溝両脇の平坦領域のＰ型Ｉｎ
Ｐクラッド層（４ｂ）の層厚をメサ領域のＰ型ＩｎＰク
ラッド層（４ａ）の層厚より薄くしているので、上述の
（ｄ2 ）−（ｄ1 ）が従来より小さくなり、Ｎ型ＩｎＰ
ブロック層（７）が、メサ領域Ｍの上面に成長せず、か
つ溝領域と平坦領域の境部Ｋで途切れずに成長する条件
の範囲が広がることとなるものである。
【０００９】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］本発明の第１の実施例について図１及び図
２で説明する。図２（ｅ）に本発明の実施例の２重チャ
ネル型プレーナ埋込み構造半導体レーザの断面図の一部
を示す。図１及び図２において、（１）はＮ型ＩｎＰ基
板、（２）はＮ型ＩｎＰバッファー層、（３）はＩｎＧ
ａＡｓＰ活性層、（４ａ）はメサ領域ＭのＰ型ＩｎＰク
ラッド層、（４ｂ）は溝両脇の平坦領域のＰ型ＩｎＰク
ラッド層、（５）はＰ型ＩｎＰブロック層、（６）はノ
ンドープＩｎＰブロック層（７）はＮ型ＩｎＰブロック
層、（８）はＰ型ＩｎＰ層、（９）はＰ型ＩｎＧａＡｓ
Ｐキャップ層である。
する。 ［実施例１］本発明の第１の実施例について図１及び図
２で説明する。図２（ｅ）に本発明の実施例の２重チャ
ネル型プレーナ埋込み構造半導体レーザの断面図の一部
を示す。図１及び図２において、（１）はＮ型ＩｎＰ基
板、（２）はＮ型ＩｎＰバッファー層、（３）はＩｎＧ
ａＡｓＰ活性層、（４ａ）はメサ領域ＭのＰ型ＩｎＰク
ラッド層、（４ｂ）は溝両脇の平坦領域のＰ型ＩｎＰク
ラッド層、（５）はＰ型ＩｎＰブロック層、（６）はノ
ンドープＩｎＰブロック層（７）はＮ型ＩｎＰブロック
層、（８）はＰ型ＩｎＰ層、（９）はＰ型ＩｎＧａＡｓ
Ｐキャップ層である。
【００１０】ここで、平坦領域のＰ型ＩｎＰクラッド層
（４ｂ）の厚さは０．２μｍ、メサ領域のＰ型ＩｎＰク
ラッド層（４ａ）の厚さは０．８μｍである。また、本
実施例の素子は、Ｎ型ＩｎＰ基板（１）上にＮ型ＩｎＰ
バッファー層（２）、ＩｎＧａＡｓＰ活性層（３）及び
Ｐ型ＩｎＰクラッド層（４）を形成したのちＩｎＧａＡ
ｓＰ活性層（３）より深い一対の溝を形成する工程とメ
サ領域Ｍを除く上面にＰ型ＩｎＰブロック層（５）及び
Ｎ型ＩｎＰブロック層（７）を含むエピタキシャル層を
形成する工程の間に、平坦領域のＰ型ＩｎＰクラッド層
（４ｂ）をエッチングする工程を有している。ここで、
図１（ａ）は上述のＩｎＧａＡｓＰ／ＩｎＰダブルヘテ
ロエピタキシャル中にレジスト（１０）をマスクとして
ウェットエッチにより一対の溝を形成した後の断面図の
一部である。この後平坦領域のＰ型ＩｎＰクラッド層
（４ｂ）をエッチングする工程の一例を図１（ｂ）
（ｃ）、図２（ｄ）に示す。
（４ｂ）の厚さは０．２μｍ、メサ領域のＰ型ＩｎＰク
ラッド層（４ａ）の厚さは０．８μｍである。また、本
実施例の素子は、Ｎ型ＩｎＰ基板（１）上にＮ型ＩｎＰ
バッファー層（２）、ＩｎＧａＡｓＰ活性層（３）及び
Ｐ型ＩｎＰクラッド層（４）を形成したのちＩｎＧａＡ
ｓＰ活性層（３）より深い一対の溝を形成する工程とメ
サ領域Ｍを除く上面にＰ型ＩｎＰブロック層（５）及び
Ｎ型ＩｎＰブロック層（７）を含むエピタキシャル層を
形成する工程の間に、平坦領域のＰ型ＩｎＰクラッド層
（４ｂ）をエッチングする工程を有している。ここで、
図１（ａ）は上述のＩｎＧａＡｓＰ／ＩｎＰダブルヘテ
ロエピタキシャル中にレジスト（１０）をマスクとして
ウェットエッチにより一対の溝を形成した後の断面図の
一部である。この後平坦領域のＰ型ＩｎＰクラッド層
（４ｂ）をエッチングする工程の一例を図１（ｂ）
（ｃ）、図２（ｄ）に示す。
【００１１】図１（ｂ）は、図１（ａ）に示したレジス
ト（１０）を除去し、メサ領域Ｍをレジスト（１１）で
覆った状態の断面図の一部、図１（ｃ）はレジスト（１
１）をマスクとして、ウェットエッチにより、Ｐ型Ｉｎ
Ｐクラッド層（４ｂ）と溝領域の結晶の一部をエッチン
グした状態の断面図の一部である。さらに図２（ｄ）は
上記のレジスト（１１）を剥離したのち、メサ領域Ｍの
上面を除く部分にＰ型ＩｎＰブロック層（５）及びノン
ドープＩｎＰブロック層（６）を形成した状態の断面図
である。図２（ｅ）はＮ型ＩｎＰブロック層（７）、Ｐ
型ＩｎＰ層（８）及びＰ型ＩｎＧａＡｓＰキャップ層
（９）を順次形成した状態の断面図の一部である。この
ように、本実施例の素子は、一旦形成した溝のメサ領域
Ｍのみをレジスト（１１）で覆い、このレジスト（１
１）をマスクとして再度ウェットエッチにより、平坦領
域のＰ型ＩｎＰクラッド層（４ｂ）を約０．６μｍエッ
チングしている。
ト（１０）を除去し、メサ領域Ｍをレジスト（１１）で
覆った状態の断面図の一部、図１（ｃ）はレジスト（１
１）をマスクとして、ウェットエッチにより、Ｐ型Ｉｎ
Ｐクラッド層（４ｂ）と溝領域の結晶の一部をエッチン
グした状態の断面図の一部である。さらに図２（ｄ）は
上記のレジスト（１１）を剥離したのち、メサ領域Ｍの
上面を除く部分にＰ型ＩｎＰブロック層（５）及びノン
ドープＩｎＰブロック層（６）を形成した状態の断面図
である。図２（ｅ）はＮ型ＩｎＰブロック層（７）、Ｐ
型ＩｎＰ層（８）及びＰ型ＩｎＧａＡｓＰキャップ層
（９）を順次形成した状態の断面図の一部である。この
ように、本実施例の素子は、一旦形成した溝のメサ領域
Ｍのみをレジスト（１１）で覆い、このレジスト（１
１）をマスクとして再度ウェットエッチにより、平坦領
域のＰ型ＩｎＰクラッド層（４ｂ）を約０．６μｍエッ
チングしている。
【００１２】したがって、本実施例の素子の場合、図２
（ｄ）に示すように、ノンドープＩｎＰブロック層
（６）を形成後、前述した（ｄ2 ）−（ｄ1 ）はおよそ
０．６μｍ、従来より小さくなり、Ｎ型ＩｎＰブロック
層（７）がメサ領域Ｍの上面に成長しない条件と溝領域
と平坦領域の境部Ｋで途切れずに成長する条件の双方を
満たす範囲が広がり、素子製作歩留りは約１０％向上し
た。ここで、メサ領域ＭのＰ型ＩｎＰクラッド層（４
ａ）と平坦領域のＰ型ＩｎＰクラッド層（４ｂ）との差
を（ｄ0 ）としたとき、（ｄ0 ）を大きくするに従い
（ｄ2 ）−（ｄ1 ）は小さくなり、素子製作歩留りが向
上した。本実施例の素子の場合、（ｄ0 ）は０．６μｍ
としたが、例えば本実施例の素子での結晶成長条件で
は、素子製作歩留りを５％以上向上させるためには、
（ｄ0 ）は０．３μｍ以上にする必要があった。
（ｄ）に示すように、ノンドープＩｎＰブロック層
（６）を形成後、前述した（ｄ2 ）−（ｄ1 ）はおよそ
０．６μｍ、従来より小さくなり、Ｎ型ＩｎＰブロック
層（７）がメサ領域Ｍの上面に成長しない条件と溝領域
と平坦領域の境部Ｋで途切れずに成長する条件の双方を
満たす範囲が広がり、素子製作歩留りは約１０％向上し
た。ここで、メサ領域ＭのＰ型ＩｎＰクラッド層（４
ａ）と平坦領域のＰ型ＩｎＰクラッド層（４ｂ）との差
を（ｄ0 ）としたとき、（ｄ0 ）を大きくするに従い
（ｄ2 ）−（ｄ1 ）は小さくなり、素子製作歩留りが向
上した。本実施例の素子の場合、（ｄ0 ）は０．６μｍ
としたが、例えば本実施例の素子での結晶成長条件で
は、素子製作歩留りを５％以上向上させるためには、
（ｄ0 ）は０．３μｍ以上にする必要があった。
【００１３】［実施例２］次に本発明の第２の実施例に
ついて図４、図５で説明する。本実施例の素子は、図５
（ｆ）に示すように、第１の実施例の素子同様、平坦領
域のＰ型ＩｎＰクラッド層（４ｂ）の厚さは０．２μ
ｍ、メサ領域のＰ型ＩｎＰクラッド層（４ａ）の厚さは
０．８μｍとして、上述したところの（ｄ0 ）を大きく
することによって、（ｄ2 ）−（ｄ1 ）が小さくなり、
第１の実施例の素子と同様の効果を現出している。一
方、本実施例の素子は、図４（ａ）〜（ｃ）、図５
（ｄ）〜（ｆ）に示すように、ＳｉＯ2 （１２）をマス
クとしてドライエッチによって１対のストライプ状の溝
を形成したのち、メサ領域Ｍをレジスト（１１）で覆
い、これをマスクとして平坦領域のＳｉＯ2 （１２）を
エッチングして除去し、次にメサ領域Ｍ上のＳｉＯ
2 （１２）をマスクとしてウェットエッチによってＰ型
ＩｎＰクラッド層（４ｂ）と溝をエッチングしている点
が第１の実施例の素子の製法と相違している。
ついて図４、図５で説明する。本実施例の素子は、図５
（ｆ）に示すように、第１の実施例の素子同様、平坦領
域のＰ型ＩｎＰクラッド層（４ｂ）の厚さは０．２μ
ｍ、メサ領域のＰ型ＩｎＰクラッド層（４ａ）の厚さは
０．８μｍとして、上述したところの（ｄ0 ）を大きく
することによって、（ｄ2 ）−（ｄ1 ）が小さくなり、
第１の実施例の素子と同様の効果を現出している。一
方、本実施例の素子は、図４（ａ）〜（ｃ）、図５
（ｄ）〜（ｆ）に示すように、ＳｉＯ2 （１２）をマス
クとしてドライエッチによって１対のストライプ状の溝
を形成したのち、メサ領域Ｍをレジスト（１１）で覆
い、これをマスクとして平坦領域のＳｉＯ2 （１２）を
エッチングして除去し、次にメサ領域Ｍ上のＳｉＯ
2 （１２）をマスクとしてウェットエッチによってＰ型
ＩｎＰクラッド層（４ｂ）と溝をエッチングしている点
が第１の実施例の素子の製法と相違している。
【００１４】図４（ａ）は、ＳｉＯ2 （１２）をマスク
としてドライエッチによってストライプ状の溝を形成し
た状態の断面図の一部、図４（ｂ）はメサ領域Ｍをレジ
スト（１１）で覆った状態の断面図の一部、図４（ｃ）
はレジスト（１１）で覆い、これをマスクとして平坦領
域のＳｉＯ2 （１２）をエッチングして除去した状態の
断面図の一部である。図５（ｄ）は、ＳｉＯ2 （１２）
をマスクとしてウェットエッチによってＰ型ＩｎＰクラ
ッド層（４ｂ）と溝をエッチングした状態の断面図の一
部、図５（ｅ）はメサ領域Ｍの上面を除く部分にＰ型Ｉ
ｎＰブロック層（５）及びノンドープＩｎＰブロック層
（６）を形成した状態の断面図の一部、図５（ｆ）はメ
サ領域Ｍの上面を除く部分にＮ型ブロック層（７）を形
成したのち、結晶面全面にＰ型ＩｎＰ層（８）及びＰ型
ＩｎＧａＡｓＰキャップ層（９）を順次形成した状態の
断面図の一部である。ここで、第１の実施例の素子の場
合は、ストライプ状の溝を形成したのち、レジスト（１
１）をマスクとして、ウェットエッチにより、Ｐ型Ｉｎ
Ｐクラッド層（４ｂ）と溝の一部をエッチングしている
が、本実施例の素子の場合、溝の全部をエッチングして
いるため、溝中に段差がない。
としてドライエッチによってストライプ状の溝を形成し
た状態の断面図の一部、図４（ｂ）はメサ領域Ｍをレジ
スト（１１）で覆った状態の断面図の一部、図４（ｃ）
はレジスト（１１）で覆い、これをマスクとして平坦領
域のＳｉＯ2 （１２）をエッチングして除去した状態の
断面図の一部である。図５（ｄ）は、ＳｉＯ2 （１２）
をマスクとしてウェットエッチによってＰ型ＩｎＰクラ
ッド層（４ｂ）と溝をエッチングした状態の断面図の一
部、図５（ｅ）はメサ領域Ｍの上面を除く部分にＰ型Ｉ
ｎＰブロック層（５）及びノンドープＩｎＰブロック層
（６）を形成した状態の断面図の一部、図５（ｆ）はメ
サ領域Ｍの上面を除く部分にＮ型ブロック層（７）を形
成したのち、結晶面全面にＰ型ＩｎＰ層（８）及びＰ型
ＩｎＧａＡｓＰキャップ層（９）を順次形成した状態の
断面図の一部である。ここで、第１の実施例の素子の場
合は、ストライプ状の溝を形成したのち、レジスト（１
１）をマスクとして、ウェットエッチにより、Ｐ型Ｉｎ
Ｐクラッド層（４ｂ）と溝の一部をエッチングしている
が、本実施例の素子の場合、溝の全部をエッチングして
いるため、溝中に段差がない。
【００１５】これは次に述べる第１の実施例の欠点を改
善した効果に相当する。すなわち、第１の実施例の素子
の場合は、ストライプ状の溝を形成したのち、メサ領域
Ｍをレジスト（１１）で覆う際、レジスト露光時に多少
の目合わせのずれが発生することは避けられず、このた
めレジスト（１１）が溝中において左右対象に形成され
ず、図１（ｆ）に示すように、レジスト（１１）でより
大きく覆われた側の溝は２回目のウェットエッチでエッ
チングされる領域が小さいため溝体積が小さくなり、反
対側の溝は溝体積が大きくなる。この結果、ノンドープ
ＩｎＰブロック層（６）を形成後、体積が小さい側の溝
ではノンドープＩｎＰブロック層（６）の溝底部上面と
メサ領域ＭのＰ型ＩｎＰクラッド層（４ａ）上面との高
さの差（ｄ1 ）はより小さくなる反面、反対側の溝で
は、ノンドープＩｎＰブロック層（６）の溝底部上面と
平坦領域上面との高さの差（ｄ2 ）はより大きくなる。
このことは（ｄ2 ）−（ｄ1 ）が実質的に大きくなるこ
とに相当し、Ｎ型ＩｎＰブロック層（７）が、メサ領域
Ｍの上面に成長せず、かつ溝領域と平坦領域の境部Ｋで
途切れずに成長する条件の範囲を狭めることとなる。し
たがって、本第２の実施例の素子の場合、第１の実施例
の不具合が改善され、製造歩留りはさらに向上し、従来
素子に比べ約１５％向上した。
善した効果に相当する。すなわち、第１の実施例の素子
の場合は、ストライプ状の溝を形成したのち、メサ領域
Ｍをレジスト（１１）で覆う際、レジスト露光時に多少
の目合わせのずれが発生することは避けられず、このた
めレジスト（１１）が溝中において左右対象に形成され
ず、図１（ｆ）に示すように、レジスト（１１）でより
大きく覆われた側の溝は２回目のウェットエッチでエッ
チングされる領域が小さいため溝体積が小さくなり、反
対側の溝は溝体積が大きくなる。この結果、ノンドープ
ＩｎＰブロック層（６）を形成後、体積が小さい側の溝
ではノンドープＩｎＰブロック層（６）の溝底部上面と
メサ領域ＭのＰ型ＩｎＰクラッド層（４ａ）上面との高
さの差（ｄ1 ）はより小さくなる反面、反対側の溝で
は、ノンドープＩｎＰブロック層（６）の溝底部上面と
平坦領域上面との高さの差（ｄ2 ）はより大きくなる。
このことは（ｄ2 ）−（ｄ1 ）が実質的に大きくなるこ
とに相当し、Ｎ型ＩｎＰブロック層（７）が、メサ領域
Ｍの上面に成長せず、かつ溝領域と平坦領域の境部Ｋで
途切れずに成長する条件の範囲を狭めることとなる。し
たがって、本第２の実施例の素子の場合、第１の実施例
の不具合が改善され、製造歩留りはさらに向上し、従来
素子に比べ約１５％向上した。
【００１６】［実施例３］次に本発明の第３の実施例に
ついて述べる。本実施例では、図４及び図５に示す第２
の実施例と同様、ＳｉＯ2 （１２）をマスクとしてドラ
イエッチによってストライプ状の溝を形成しているが、
メサ領域Ｍをレジスト（１１）で覆って、平坦領域のＳ
ｉＯ2 （１２）を除去したのちメサ領域Ｍ以上のＳｉＯ
2 （１２）をマスクとしてドライエッチによってＰ型Ｉ
ｎＰクラッド層（４ｂ）と溝をエッチングしている点が
第２の実施例の素子の製法と相違している。第１及び２
の実施例の素子の場合、ウェットエッチによってＰ型Ｉ
ｎＰクラッド層（４ｂ）をエッチングする際、エッチン
グの不安定性のため、Ｐ型ＩｎＰクラッド層（４ｂ）を
十分薄く出来ない場合や、逆にエッチングし過ぎて平坦
領域のＩｎＧａＡｓＰ活性層（３）をも除去してしま
い、素子特性を損ねる不具合が発生する場合があった
が、本実施例では、ウェットエッチより制御性の良いド
ライエッチによってＰ型ＩｎＰクラッド層（４ｂ）をエ
ッチングしているため、Ｐ型ＩｎＰクラッド層（４ｂ）
を狙い目通りの層厚に制御できる。したがって、本実施
例の場合、第１及び２の実施例で述べた効果に加え、さ
らに素子の製造歩留りを向上することができ、従来に比
べ約２０％製造歩留りが向上した。
ついて述べる。本実施例では、図４及び図５に示す第２
の実施例と同様、ＳｉＯ2 （１２）をマスクとしてドラ
イエッチによってストライプ状の溝を形成しているが、
メサ領域Ｍをレジスト（１１）で覆って、平坦領域のＳ
ｉＯ2 （１２）を除去したのちメサ領域Ｍ以上のＳｉＯ
2 （１２）をマスクとしてドライエッチによってＰ型Ｉ
ｎＰクラッド層（４ｂ）と溝をエッチングしている点が
第２の実施例の素子の製法と相違している。第１及び２
の実施例の素子の場合、ウェットエッチによってＰ型Ｉ
ｎＰクラッド層（４ｂ）をエッチングする際、エッチン
グの不安定性のため、Ｐ型ＩｎＰクラッド層（４ｂ）を
十分薄く出来ない場合や、逆にエッチングし過ぎて平坦
領域のＩｎＧａＡｓＰ活性層（３）をも除去してしま
い、素子特性を損ねる不具合が発生する場合があった
が、本実施例では、ウェットエッチより制御性の良いド
ライエッチによってＰ型ＩｎＰクラッド層（４ｂ）をエ
ッチングしているため、Ｐ型ＩｎＰクラッド層（４ｂ）
を狙い目通りの層厚に制御できる。したがって、本実施
例の場合、第１及び２の実施例で述べた効果に加え、さ
らに素子の製造歩留りを向上することができ、従来に比
べ約２０％製造歩留りが向上した。
【００１７】［実施例４］次に本発明の第４の実施例に
ついて図６及び図７で説明する。本実施例では、図６
（ａ）に示すように、Ｐ型ＩｎＰクラッド層（４）上に
形成したＳｉＯ2 （１２）上に、メサ領域Ｍより広い幅
のストライプ状のレジスト（１３）を形成し、これをマ
スクとしてＳｉＯ2 （１２）の厚さが半減するまでエッ
チングを行い、図６（ｂ）に示すようにＳｉＯ2 （１
２）に凸領域を形成する。次に図６（ｃ）に示すように
ＳｉＯ2 （１２）に凸領域と平坦領域にレジスト（１
４）を形成して、これをマスクとして図７（ｄ）に示す
ようにＳｉＯ2 （１２）をエッチングし、さらにこのよ
うに形成したＳｉＯ2 （１２）をマスクとしてドライエ
ッチングにより、図７（ｅ）に示すように１対のストラ
イプ状の溝を形成する。ここで、図７（ｆ）に示すよう
にメサ領域ＭのＳｉＯ2 （１２）が残る範囲でエッチン
グを行って平坦領域のＳｉＯ2 （１２）を除去し、その
のち、図７（ｇ）に示すように、上記メサ領域ＭのＳｉ
Ｏ2 （１２）をマスクとしてドライエッチングにより、
平坦領域のＰ型ＩｎＰクラッド層（４ｂ）をエッチング
してその層厚を０．８μｍから０．２μｍに加工する。
ここで第１〜３の実施例では、溝中にレジストを形成す
る工程があり、この際形成下レジストが付着して残り、
溝中に結晶成長する際の歩留りを悪化させる場合があっ
たが、本実施例ではこのような不具合がない。この結
果、第１〜３の実施例で述べた効果に加え、さらに素子
製造歩留りを向上することができ、従来に比べ約２３％
製造歩留りが向上した。
ついて図６及び図７で説明する。本実施例では、図６
（ａ）に示すように、Ｐ型ＩｎＰクラッド層（４）上に
形成したＳｉＯ2 （１２）上に、メサ領域Ｍより広い幅
のストライプ状のレジスト（１３）を形成し、これをマ
スクとしてＳｉＯ2 （１２）の厚さが半減するまでエッ
チングを行い、図６（ｂ）に示すようにＳｉＯ2 （１
２）に凸領域を形成する。次に図６（ｃ）に示すように
ＳｉＯ2 （１２）に凸領域と平坦領域にレジスト（１
４）を形成して、これをマスクとして図７（ｄ）に示す
ようにＳｉＯ2 （１２）をエッチングし、さらにこのよ
うに形成したＳｉＯ2 （１２）をマスクとしてドライエ
ッチングにより、図７（ｅ）に示すように１対のストラ
イプ状の溝を形成する。ここで、図７（ｆ）に示すよう
にメサ領域ＭのＳｉＯ2 （１２）が残る範囲でエッチン
グを行って平坦領域のＳｉＯ2 （１２）を除去し、その
のち、図７（ｇ）に示すように、上記メサ領域ＭのＳｉ
Ｏ2 （１２）をマスクとしてドライエッチングにより、
平坦領域のＰ型ＩｎＰクラッド層（４ｂ）をエッチング
してその層厚を０．８μｍから０．２μｍに加工する。
ここで第１〜３の実施例では、溝中にレジストを形成す
る工程があり、この際形成下レジストが付着して残り、
溝中に結晶成長する際の歩留りを悪化させる場合があっ
たが、本実施例ではこのような不具合がない。この結
果、第１〜３の実施例で述べた効果に加え、さらに素子
製造歩留りを向上することができ、従来に比べ約２３％
製造歩留りが向上した。
【００１８】
【発明の効果】図２（ｅ）において、一般的にＮ型Ｉｎ
Ｐブロック層（７）を液相エピタキシャル成長法で結晶
成長する際、溝底部の方が成長速度が速いため、メルト
中の溶質が溝底部へ拡散し、メサ領域（Ｍ）上面及び溝
領域と平坦領域の境部（Ｋ）では溶質が希薄となって成
長しずらくなる。しかし、メサ領域（Ｍ）上では両脇の
溝中へ溶質を供給しているため、溝領域と平坦領域の境
部（Ｋ）に比べ、より溶質は希薄となる。このため、か
ろうじてメサ領域（Ｍ）上面上に成長せず、溝領域と平
坦領域の境部Ｋ部には成長するようなメルトの過飽和度
の許容範囲が存在している。
Ｐブロック層（７）を液相エピタキシャル成長法で結晶
成長する際、溝底部の方が成長速度が速いため、メルト
中の溶質が溝底部へ拡散し、メサ領域（Ｍ）上面及び溝
領域と平坦領域の境部（Ｋ）では溶質が希薄となって成
長しずらくなる。しかし、メサ領域（Ｍ）上では両脇の
溝中へ溶質を供給しているため、溝領域と平坦領域の境
部（Ｋ）に比べ、より溶質は希薄となる。このため、か
ろうじてメサ領域（Ｍ）上面上に成長せず、溝領域と平
坦領域の境部Ｋ部には成長するようなメルトの過飽和度
の許容範囲が存在している。
【００１９】また、メルト中での溶質の析出等の不安定
要因によって飽和度は変動し、上記許容範囲を越える場
合があり、これにより製造歩留りが左右されることとな
る。ここで、図２（ｄ）に示した（ｄ2 ）が大きくなる
ほど溝領域と平坦領域の境部Ｋに成長しづらくなり、メ
ルトの飽和度を大きく設定する必要がある。逆に
（ｄ2 ）が小さくなるほどＮ型ＩｎＰブロック層（７）
をメサ領域Ｍ上面上に成長させないために、メルトの過
飽和度を小さく設定する必要がある。したがって、（ｄ
2 ）−（ｄ1 ）が小さいほど、メルトの過飽和度の許容
範囲が広がることとなる。
要因によって飽和度は変動し、上記許容範囲を越える場
合があり、これにより製造歩留りが左右されることとな
る。ここで、図２（ｄ）に示した（ｄ2 ）が大きくなる
ほど溝領域と平坦領域の境部Ｋに成長しづらくなり、メ
ルトの飽和度を大きく設定する必要がある。逆に
（ｄ2 ）が小さくなるほどＮ型ＩｎＰブロック層（７）
をメサ領域Ｍ上面上に成長させないために、メルトの過
飽和度を小さく設定する必要がある。したがって、（ｄ
2 ）−（ｄ1 ）が小さいほど、メルトの過飽和度の許容
範囲が広がることとなる。
【００２０】これに対し、本発明によれば、図２（ｅ）
に示すように平坦領域のＰ型ＩｎＰクラッド層（４ｂ）
をメサ領域ＭのＰ型ＩｎＰクラッド層（４ａ）の層厚よ
り薄くした構造を有しているので、（ｄ2 ）−（ｄ1 ）
を従来素子より小さくすることができるため、Ｎ型Ｉｎ
Ｐブロック層（７）のメルトの過飽和度の許容範囲を広
くでき、素子製造歩留りを向上できる効果がある。即
ち、一対のストライプ状溝を形成したのち、一対の溝で
挟まれたメサ領域中の活性層上のクラッド層より、好ま
しくは０．３μｍ以上薄くなるように溝両脇の活性層上
のクラッド層をエッチングして後、ブロック層を形成す
る製法を用いることでブロック層をとぎれにくくして、
製造歩留りを向上するという効果を奏するものである。
また、前記０．３μｍ以上薄くした構造をとることでリ
ーク電流のないレーザが再現性よく実現する。
に示すように平坦領域のＰ型ＩｎＰクラッド層（４ｂ）
をメサ領域ＭのＰ型ＩｎＰクラッド層（４ａ）の層厚よ
り薄くした構造を有しているので、（ｄ2 ）−（ｄ1 ）
を従来素子より小さくすることができるため、Ｎ型Ｉｎ
Ｐブロック層（７）のメルトの過飽和度の許容範囲を広
くでき、素子製造歩留りを向上できる効果がある。即
ち、一対のストライプ状溝を形成したのち、一対の溝で
挟まれたメサ領域中の活性層上のクラッド層より、好ま
しくは０．３μｍ以上薄くなるように溝両脇の活性層上
のクラッド層をエッチングして後、ブロック層を形成す
る製法を用いることでブロック層をとぎれにくくして、
製造歩留りを向上するという効果を奏するものである。
また、前記０．３μｍ以上薄くした構造をとることでリ
ーク電流のないレーザが再現性よく実現する。
【図１】 本発明の素子の第１の実施例の断面図の一部
及びその製造工程の一部。
及びその製造工程の一部。
【図２】 本発明の素子の第１の実施例の断面図の一部
及び［図１］に続くその製造工程の一部
及び［図１］に続くその製造工程の一部
【図３】 従来素子の断面図の一部。
【図４】 本発明の素子の第２、３の実施例の断面図の
一部及びその製造工程の一部。
一部及びその製造工程の一部。
【図５】 本発明の素子の第２、３の実施例の断面図の
一部及び［図４］に続くその製造工程の一部。
一部及び［図４］に続くその製造工程の一部。
【図６】 本発明の素子の第４の実施例の断面図の一部
及びその製造工程の一部。
及びその製造工程の一部。
【図７】 本発明の素子の第４の実施例の断面図の一部
及び［図６］に続くその製造工程の一部。
及び［図６］に続くその製造工程の一部。
１ Ｎ型ＩｎＰ基板 ２ Ｎ型ＩｎＰバッファー層 ３ ＩｎＧａＡｓＰ活性層 ４ Ｐ型ＩｎＰクラッド層 ４ａ メサ領域のＰ型ＩｎＰクラッド層 ４ｂ 平坦領域のＰ型ＩｎＰクラッド層 ５ Ｐ型ＩｎＰブロック層 ６ ノンドープＩｎＰ層 ７ Ｎ型ＩｎＰブロック層 ８ Ｐ型ＩｎＰ層 ９ Ｐ型ＩｎＧａＡｓＰキャップ層 １２ ＳｉＯ2 １０，１１，１３，１４ レジスト Ｍ メサ領域 Ｋ 溝領域と平坦領域の境部
Claims (2)
- 【請求項１】 ＩｎＰ基板上に形成されたＩｎＧａＡｓ
Ｐ活性層とＩｎＰクラッド層を含むヘテロ接合体中に設
けられた前記ＩｎＧａＡｓＰ活性層より深い１対の溝で
挟まれたストライプ状メサ領域上面を除いた半導体表面
に互いに導電型の違う第１のブロック層と第２のブロッ
ク層を含んでなる積層構造を形成し、さらに前記ストラ
イプ状メサ領域上面と前記第２のブロック層を覆って少
なくともＩｎＰ層とＩｎＧａＡｓＰ層を含んでなる半導
体層を形成した２重チャネル型プレーナ埋込み構造半導
体レーザにおいて、前記ストライプ状メサ領域両脇の平
坦領域におけるＩｎＧａＡｓＰ活性層上のＩｎＰクラッ
ド層が、ストライプ状メサ領域中のＩｎＰクラッド層の
層厚より薄く形成されていることを特徴とする２重チャ
ネル型プレーナ埋込み構造半導体レーザ。 - 【請求項２】 ＩｎＰ基板上に形成されたＩｎＧａＡｓ
Ｐ活性層とＩｎＰクラッド層を含むヘテロ接合体中に前
記ＩｎＧａＡｓＰ活性層より深い１対のストライプ状の
溝を形成する工程と、前記の１対の溝で挟まれたメサ領
域中のＩｎＧａＡｓＰ活性層上に設けられたＩｎＰクラ
ッド層より薄くなるように、溝両脇の平坦領域のＩｎＧ
ａＡｓＰ活性層上に設けられたＩｎＰクラッド層をエッ
チングする工程と、前記の１対の溝で挟まれたストライ
プ状メサ領域上面を除いた半導体表面に互いに導電型の
違う第１のブロック層と第２のブロック層を含んでなる
積層構造を形成し、さらに前記ストライプ状メサ領域上
面と前記第２のブロック層を覆って少なくともＩｎＰ層
とＩｎＧａＡｓＰ層を含んでなる半導体層を形成する工
程を少なくとも有することを特徴とする２重チャネル型
プレーナ埋込み構造半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19095694A JPH0837338A (ja) | 1994-07-21 | 1994-07-21 | ２重チャネル型プレーナ埋込み構造半導体レーザ及び その製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19095694A JPH0837338A (ja) | 1994-07-21 | 1994-07-21 | ２重チャネル型プレーナ埋込み構造半導体レーザ及び その製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837338A true JPH0837338A (ja) | 1996-02-06 |
Family
ID=16266478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19095694A Pending JPH0837338A (ja) | 1994-07-21 | 1994-07-21 | ２重チャネル型プレーナ埋込み構造半導体レーザ及び その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014115253A1 (de) * | 2014-10-20 | 2016-04-21 | Osram Opto Semiconductors Gmbh | Verfahren zur Strukturierung einer Schichtenfolge und Halbleiterlaser-Vorrichtung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131784A (ja) * | 1982-01-29 | 1983-08-05 | Nec Corp | 埋め込みヘテロ構造半導体レ−ザ |
| JPS58142589A (ja) * | 1982-02-19 | 1983-08-24 | Nec Corp | 埋め込みヘテロ構造半導体レ−ザの製造方法 |
| JPS62230078A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | 埋込み型半導体レ−ザ素子 |
| JPS647586A (en) * | 1987-06-29 | 1989-01-11 | Nec Corp | Semiconductor laser and manufacture thereof |
-
1994
- 1994-07-21 JP JP19095694A patent/JPH0837338A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131784A (ja) * | 1982-01-29 | 1983-08-05 | Nec Corp | 埋め込みヘテロ構造半導体レ−ザ |
| JPS58142589A (ja) * | 1982-02-19 | 1983-08-24 | Nec Corp | 埋め込みヘテロ構造半導体レ−ザの製造方法 |
| JPS62230078A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | 埋込み型半導体レ−ザ素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014115253A1 (de) * | 2014-10-20 | 2016-04-21 | Osram Opto Semiconductors Gmbh | Verfahren zur Strukturierung einer Schichtenfolge und Halbleiterlaser-Vorrichtung |
| US10312664B2 (en) | 2014-10-20 | 2019-06-04 | Osram Opto Semiconductors Gmbh | Method for patterning a sequence of layers and semiconductor laser device |
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