JPS6222150A - 検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は製造されたｃｐｕ　（中央処理ユニット）チッ
プの検査を行なうためのチップの検査装置に関するもの
である。

（従来の技術） 従来の検査装置としては例えば特開昭５８−４０６７２
　　・号公報に示されている。

第２図はこの従来の検査装置のブロック構成図を示すも
のであり、１１はＣＰＵ、　１２はＣＰＵ検査用のプロ
グラム領域または作業領域となるメモリ、１３−１４は
通常Ｉ１０領域として構成される入力インターフェイス
と出力インターフェイス、１５はＣＰＵの起動停止制御
信号、ストローブ信号などのコントロールパス（以下、
バスはＢＵＳと記す）ＢｔｌＳ、１６はアドレスＢＵＳ
やデータＢｕｓ　（以下アドレスデータＢｕＳと略す）
、２３は検査を行なうための制御回路、１７はコントロ
ール８υ５１５と制御回路２３を接続するコントロール
信号用ゲート、１８はアドレスデータＢＵＳ１６と制御
回路２３を接続するアドレスデータ用ゲートである。

以上のように構成された従来の検査装置について動作を
説明する。

第３図は検査概略フローを示す図である。制御回路２３
はＣＰＵＩＩに対し、検査項目１の検査開始を指示する
と、ＣＰＵＩＩは検査項目１の検査プログラム１を実行
して検査結果をメモリ１２に格納し検査項目１の終了を
制御回路２３に告げる。制御回路２３は検査結果をチェ
ックし、不合格（、ＮＧ）ならば検査を終了し、合格（
ＯＫ）ならば検査項目２の検査開始をＣＰＵＩＩに指示
する。　ＣＰＵＩＩは検査項目１の検査プログラム２を
実行して検査結果をメモリ１２に格納し検査項目２の終
了を制御回路２３に告げる。制御回路２３は検査結果を
チェックし、ＮＧならば検査を終了し、ＯＫならば検査
項目３の検査開始をＣＰＵＩＩに指示する。以下検査項
目を全て検査し結果チェックでＯＫとなったＣＰＵが検
査合格となる。

（発明が解決しようとする問題点） しかしながら上記のような構成では、検査項目１項目毎
の検査結果のチェックを行なうため、その結果判断回路
が複雑であり、−回一回検査開始を指示するため検査時
間も遅いという問題点を有していた。

本発明はかかる点に鑑み、検査時間を短縮し、検査制御
回路の判断を簡単にする検査装置を提供することを目的
とする。

（問題点を解決するための手段） 本発明は、検査されるＣＰｕチップの検査する項目別に
アドレス付された検査項目別回答レジスタと、前記検査
項目別回答レジスタをまとめて１つのレジスタとして反
映する検査結果総合レジスタと、前記検査項目別回答レ
ジスタに設定されるべく内容を記憶する検査合格データ
格納レジスタと、前記検査結果総合レジスタと前記検査
合格データ格納レジスタに内容を比較し検査結果を出力
する検査結果比較器を備えた検査装置である。

（作　用） 本発明は前記した構成により、各検査項目の検査結果を
検査結果総合レジスタに見ることができるので検査結果
の判断が簡単になる。

（実施例） 第１図は本発明の１実施例における検査装置のブロック
構成図を示すものである。第１図において、１は検査さ
れるＣＰｕチップで検査ｃｐｕ、２Ａ、　２Ｂ。

２Ｃ，２Ｄは検査項目別にアドレス付された検査項目別
回答レジスタで検査ＣＰＵ　１が検査プログラム実行後
得られた検査結果を格納する。３は検査項目別回答レジ
スタ２Ａ、　２Ｂ、　２Ｃ，２Ｄに設定された内容を１
つにまとめて反映する検査結果総合レジスタ、４は検査
項目別回答レジスタ２Ａ、　２Ｂ、　２Ｃ，２Ｄに設定
されるべく（検査結果総合レジスタ３に反映されるべく
）内容を記憶する検査合格データ格納レジスタで自由に
内容を設定できる。５は検査結果総合レジスタ３と検査
合格データ格納レジスタ４の内容を比較する検査結果比
較器で一致した場合、検査合格信号ａを出力する。６は
検査ｃＰυ１が出力するアドレスをデコードするデコー
ダで、検査項目別回答レジスタ２＾、　２Ｂ、　２Ｃ，
２Ｄを選択するデコード信号Ａ、Ｂ、Ｃ，Ｄを出力する
。７は検査合格信号ａをもとに検査合格表示や検査ＣＰ
Ｕ　１への検査開始指示、検査項目別回答レジスタ２Ａ
、　２Ｂ。

２Ｇ、　２Ｄの初期化する初期化信号ｅを発生する検査
制御回路である。

以上のように構成された本実施例の検査装置について以
下その動作を説明する。例として検査項目別回答レジス
タ２Ａ、　２Ｂ、　２Ｃ，２Ｄは１ビツト構成、検査結
果総合レジスタ３と検査合格データ格納レジスタ４は４
ビツト構成（検査項目別回答レジスタ数４ビット分）、
検査項目数は４である場合について説明する。

まず検査合格データ格納レジスタ４に検査合格データ、
例えば”０１１０“（左端から検査項目別回答レジスタ
２Ａ、　２８．２Ｃ，２Ｄのビットに対応する）を設定
しておき、検査結果総合レジスタ３には検査合格データ
とは全く逆のＸ００１１０　”となる様に検査制御回路
７は初期化信号ｅを出力して検査項目別回答レジスタ２
Ａ、　２Ｂ、　２Ｃ，２Ｄを初期化する。

検査ＣＰＵ１は検査プログラム（検査項目１〜４）の実
行開始を指示する。検査ＣＰＵ　１は検査項目を順に実
行する。

検査項目１の検査が正常終了すると検査ＣＰＵ　１は検
査項目別回答レジスタ２人に検査結果“０゜（異常終了
の場合は”１”）を設定する０次に検査ＣＰＵ　１は検
査項目２の検査を行なう正常終了すると、検査項目別回
答レジスタ２Ｂに検査結果”１゛。

（異常終了の場合は”０“）を設定する６次に検査項目
３に移り、検査が正常終了すると検査項目別回答レジス
タ２Ｃに１１１（異常終了の場合は”Ｏ”）を設定す゛
る。同様に検査ＣＰＵ　ｌは検査項目４に移り、検査が
正常終了すると検査項目別回答レジスタ２Ｄに１０″（
異常終了の場合は＠１１）を設定する。検査項目が全て
正常終了した場合、検査結果総合レジスタ３には検査項
目別回答レジスタにはＸ”０１１０“が反映される。検
査結果比較器５は検査結果総合レジスタ３の内容″０１
１０　”と検査合格データ格納レジスタ４の内容”　０
１１０”が一致しているので検査合格信号ａを出力する
。検査制御回路５は検査合格信号ａを受けて検査合格の
通知を行なうなどの処理をする。

また１項目でも異常終了した場合１例えば検査項目２が
異常終了だった場合（検査項目別回答レジスタ２Ｂには
“０“が設定される。）、検査結果総合レジスタ３の内
容は００１０“となり、検査合格データ格納レジスタ４
の内容”　０１１Ｇ　”と一致がとれないので検査結果
比較器５は検査合格信号ａを出力しない。検査制御回路
７は検査合格信号ａを受けないので検査不合格の通知を
行なうなどの処理をする。

検査合格データとして”　０１１０″を例としたがデー
タは何であっても検査合格データに対応して、検査項目
別回答レジスタ３への設定値を変えれば良いので問題は
ない。

以上のように本実施例によれば、検査項目別にアドレス
付される検査項目別回答レジスタと、検査合格データを
格納する検査合格データ格納レジスタを設け、検査項目
毎に検査が正常終了したとき検査合格データに対応した
検査回路を検査項目別回答レジスタに設定し、検査結果
総合レジスタの内容と、検査合格データ格納レジスタの
内容とを比較することにより検査ＣＰＵを検査すること
ができる。

（発明の効果） 以上説明したように本発明によれば、検査結果の判定を
簡略化でき検査時間のスピードアップを図ることができ
、その実用的効果は大きし１゜

【図面の簡単な説明】

第１図は本発明における一実施例の検査装置のブロック
構成図、第２図は従来の検査装置のブロック構成図、第
３図は従来の検査装置の検査概略フローである。 ２Ａ、２Ｂ、２Ｇ、２Ｄ・・・検査項目別回答レジスタ
、３　・・・検査結果総合レジスタ、　４・・・検査合
格データ格納レジスタ、　５・・・検査結果比較器、　
７・・・検査制御回路。 特許出願人　松下電器産業株式会社 第１図 箪２図 第３図 ＩＡｆｓｗ］卦

Claims (1)

【特許請求の範囲】
1. 検査されるＣＰＵチップの検査する項目別にアドレス付
   される検査項目別回答レジスタと、前記検査項目別回答
   レジスタをまとめて１つのレジスタとして反映する検査
   結果総合レジスタと、前記検査項目別回答レジスタに設
   定されるべく内容を記憶する検査合格データ格納レジス
   タと、前記検査結果総合レジスタと前記検査合格データ
   格納レジスタの内容を比較して検査結果を出力する検査
   結果比較器と、検査されるＣＰＵが出力するアドレスを
   デコードするデコーダと、検査されるＣＰＵに対する検
   査開始制御や、検査結果を判断する検査制御装置とを備
   えたことを特徴とする検査装置。