JPS59174955A - 情報処理装置の分岐命令デバツグ方式 - Google Patents
情報処理装置の分岐命令デバツグ方式Info
- Publication number
- JPS59174955A JPS59174955A JP58050007A JP5000783A JPS59174955A JP S59174955 A JPS59174955 A JP S59174955A JP 58050007 A JP58050007 A JP 58050007A JP 5000783 A JP5000783 A JP 5000783A JP S59174955 A JPS59174955 A JP S59174955A
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- JP
- Japan
- Prior art keywords
- instruction
- branch
- debugging
- condition
- debug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、情報処理装置を試験する場合において、命令
アドレス一致１分岐命令の分岐成功等によシ目的とする
命令に分岐した任意の分岐命令でデバッグ・ストップす
るようにした情報処理装置の分岐命令デバッグ方式に関
するものである。
アドレス一致１分岐命令の分岐成功等によシ目的とする
命令に分岐した任意の分岐命令でデバッグ・ストップす
るようにした情報処理装置の分岐命令デバッグ方式に関
するものである。
第１図は従来の分岐命令デバッグ方式を説明する図であ
る。第１図におい−Ｃ１■、■と＠は分岐命令、■は分
岐命令■、■、■より分岐して実行される命令を示す。
る。第１図におい−Ｃ１■、■と＠は分岐命令、■は分
岐命令■、■、■より分岐して実行される命令を示す。
情報処理装置には、一般に樽−々のプログラム・ルーチ
ンが用意されていて、成るルーチンから他のルーチンヘ
ジャンプする場合には分岐系命令が使われる。情報処理
装置の試験を行う場合、このような分岐系命令によるデ
バッグ割込み、デパッグ・ストップ機能が使われる。
ンが用意されていて、成るルーチンから他のルーチンヘ
ジャンプする場合には分岐系命令が使われる。情報処理
装置の試験を行う場合、このような分岐系命令によるデ
バッグ割込み、デパッグ・ストップ機能が使われる。
従来の分岐系命令によるデバッグ割込み、デバッグ・ス
トップ機能では、主に次の４つの方法が採用されている
。例えば、第１図に示すように、′ プログラムの
流れとして命令■が実行される経路として、分岐命令■
、■、■の夫々から分岐してくる経路があって１分岐命
令■から分岐してきた場合にデバッグ・ストップさせる
ものとする。まず第１の方法は、分岐命令の分岐成功に
よシブバッグ・ストップをさせるものであるが、この場
合には、全ての分岐命令、即ち分岐命令■だげでなく１
分岐命令■、＠の分岐成功でもストップしてしまうとい
う欠点がある。また、第２の方法は、分岐命令■で命令
アドレス一致によるデバッグ・ストップをさせるもので
あるが、この場合には、分岐しない場合でもストップし
てし−まうという欠点がある。そして、第３の方法は、
命令■で餡令アドレス一致によりデバッグ・ストップを
させるものであるが、この場合にも１分岐命令■、■か
らの経路でもストップしてしまうという欠点がある。さ
らに、第４の方法は、命令アドレス一致用レジスタを２
個設け、分岐命令■と命令■の双方共アドレスが一致し
た場合にストップをさせるものであるが、この場合には
金物量（回路量）の増大を招くという欠点があるにのよ
うに従来の方法では、夫々が様々な欠点をもち、第１の
方法や第３の方法では１割込みＳ度が高くなシ、命令処
理ルートの解析に時間がかがったシ、ハードウェアのデ
バッグ時では、特定の分岐系命令のみ（例えば、８人り
命令）でデバッグ・ストップをかけるということができ
ないために、デバッグに時間がかかったシすることにな
る。
トップ機能では、主に次の４つの方法が採用されている
。例えば、第１図に示すように、′ プログラムの
流れとして命令■が実行される経路として、分岐命令■
、■、■の夫々から分岐してくる経路があって１分岐命
令■から分岐してきた場合にデバッグ・ストップさせる
ものとする。まず第１の方法は、分岐命令の分岐成功に
よシブバッグ・ストップをさせるものであるが、この場
合には、全ての分岐命令、即ち分岐命令■だげでなく１
分岐命令■、＠の分岐成功でもストップしてしまうとい
う欠点がある。また、第２の方法は、分岐命令■で命令
アドレス一致によるデバッグ・ストップをさせるもので
あるが、この場合には、分岐しない場合でもストップし
てし−まうという欠点がある。そして、第３の方法は、
命令■で餡令アドレス一致によりデバッグ・ストップを
させるものであるが、この場合にも１分岐命令■、■か
らの経路でもストップしてしまうという欠点がある。さ
らに、第４の方法は、命令アドレス一致用レジスタを２
個設け、分岐命令■と命令■の双方共アドレスが一致し
た場合にストップをさせるものであるが、この場合には
金物量（回路量）の増大を招くという欠点があるにのよ
うに従来の方法では、夫々が様々な欠点をもち、第１の
方法や第３の方法では１割込みＳ度が高くなシ、命令処
理ルートの解析に時間がかがったシ、ハードウェアのデ
バッグ時では、特定の分岐系命令のみ（例えば、８人り
命令）でデバッグ・ストップをかけるということができ
ないために、デバッグに時間がかかったシすることにな
る。
そのために本発明のｉ％′報処理装置の分岐命令デバッ
グ方式は、目的とする命令に分岐した任意の分岐命令で
デバッグ割込み及びデバッグ・ストップを可能とした情
報処理装置の分岐命令デバッグ方式であって、分岐系命
令の命令タイプと分岐成功、分岐不成功、命令アドレス
一致その他の分岐系命令実行時の外部条件とを指定する
デバッグ条件指定手段、該デバッグ条件指定手段に指定
された命令タイプと実行される命令との一致を検出する
命令一致検出手段、及び上記デバッグ条件指定手段に指
定された外部条件と分岐系命令実行時の外部条件との一
致を検出する条件一致検出手段な設け、上記命令一致検
出手段において一致が検出され且つ上記条件一致検出手
段において一致が検出されたことを条件としてデバッグ
割込み及びデバッグ・ストップをかけるように構成され
たことを％徴とするものである。
グ方式は、目的とする命令に分岐した任意の分岐命令で
デバッグ割込み及びデバッグ・ストップを可能とした情
報処理装置の分岐命令デバッグ方式であって、分岐系命
令の命令タイプと分岐成功、分岐不成功、命令アドレス
一致その他の分岐系命令実行時の外部条件とを指定する
デバッグ条件指定手段、該デバッグ条件指定手段に指定
された命令タイプと実行される命令との一致を検出する
命令一致検出手段、及び上記デバッグ条件指定手段に指
定された外部条件と分岐系命令実行時の外部条件との一
致を検出する条件一致検出手段な設け、上記命令一致検
出手段において一致が検出され且つ上記条件一致検出手
段において一致が検出されたことを条件としてデバッグ
割込み及びデバッグ・ストップをかけるように構成され
たことを％徴とするものである。
し発明の実施例１〕
以下１本発明の実施例を覆面を参照しつつ説明する。
第２図は本発明の１実施例搭成を示す図、第３図は本発
明が適用される命令制御部の構成例を示す図である。図
において％ １はデコーダ、２，８゜９と１２はレジス
タ、３−１ないし３− ｎ％ ４−１ないし４ ＝ｍと
７はアンド・ゲート、５と６はオア・ゲート、１０はＭ
Ｅ Ｍ （記憶装置）、１１は一致回路、１３は外部
条件、１４は一致検出回路。
明が適用される命令制御部の構成例を示す図である。図
において％ １はデコーダ、２，８゜９と１２はレジス
タ、３−１ないし３− ｎ％ ４−１ないし４ ＝ｍと
７はアンド・ゲート、５と６はオア・ゲート、１０はＭ
Ｅ Ｍ （記憶装置）、１１は一致回路、１３は外部
条件、１４は一致検出回路。
１５は割込み回路、１６はデバッグ・ストップ回路を示
す。
す。
第２図において、デコーダ１は、分岐系命令の命令コー
ドをデコードするものであり、レジスタ２は、デバッグ
割込み、デバッグ・ストップをさせる条件を設定するも
のである。アンド・ゲート３−１ないし３− ｎは、夫
々の一方の入力端子にはデコーダ１の出力が供給され、
他方の入力端子にはレジスタ２の設定内容が供給される
。アンド・ゲート４−１ないし４− ｍ （ｒｉ、夫々
の一方の入力端子には命令実行過程における各種の外部
条件、例えは１分岐成功、分岐不成功、ＣＣ（コンディ
ション・コード）＝３などの個分が供給され、他方の入
力端子にはレジスタ２つ設定内容が供給される。また、
アンド・ゲート４−１の第３の入力端子ニは命令アドレ
ス一致傷号が供給される６そしてアンド・ゲート３−１
ないし３− ｎの出力端子がオア・ゲート５の入力端子
に接続され、アンド・ゲート４−１ないし４−ｍの出力
端子がオア・ゲート６の入力端子に接続され、オア・ゲ
ート５と６の出力端子がアンド・ゲート７の入力端子に
接続される。デバッグ割込み、デバッグ・ストップをさ
せる条件として、レジスタ２に設定される内容は、例え
ば、分岐系命令（ＢＡＬ、 ＢＣＴ、 ＢＸＨなど）の
どの命令を対象にするのか、外部条件として分岐成功の
場合、或いは分岐不成功の場合、ＣＣ（コ、ンディショ
ン・コード）の値が３の場合などのいずれの場合にデバ
ッグ割込み、デバッグ・ストップをかけるのかを指定す
るものである。
ドをデコードするものであり、レジスタ２は、デバッグ
割込み、デバッグ・ストップをさせる条件を設定するも
のである。アンド・ゲート３−１ないし３− ｎは、夫
々の一方の入力端子にはデコーダ１の出力が供給され、
他方の入力端子にはレジスタ２の設定内容が供給される
。アンド・ゲート４−１ないし４− ｍ （ｒｉ、夫々
の一方の入力端子には命令実行過程における各種の外部
条件、例えは１分岐成功、分岐不成功、ＣＣ（コンディ
ション・コード）＝３などの個分が供給され、他方の入
力端子にはレジスタ２つ設定内容が供給される。また、
アンド・ゲート４−１の第３の入力端子ニは命令アドレ
ス一致傷号が供給される６そしてアンド・ゲート３−１
ないし３− ｎの出力端子がオア・ゲート５の入力端子
に接続され、アンド・ゲート４−１ないし４−ｍの出力
端子がオア・ゲート６の入力端子に接続され、オア・ゲ
ート５と６の出力端子がアンド・ゲート７の入力端子に
接続される。デバッグ割込み、デバッグ・ストップをさ
せる条件として、レジスタ２に設定される内容は、例え
ば、分岐系命令（ＢＡＬ、 ＢＣＴ、 ＢＸＨなど）の
どの命令を対象にするのか、外部条件として分岐成功の
場合、或いは分岐不成功の場合、ＣＣ（コ、ンディショ
ン・コード）の値が３の場合などのいずれの場合にデバ
ッグ割込み、デバッグ・ストップをかけるのかを指定す
るものである。
従って、第２図において、成る特定の命令アドレスのも
のが実行され％ＢＡＬ （ブランチ・アンド・リンク）
命令で分岐成功したことを条件としてテバック割込み、
デバッグ・ストップをかける場合には、アンド・ゲート
３−１とアンド・ゲート４−１の他方の入力端子に接続
されるレジスタ２の内容がオンにされる。その結果、指
定された命令との命令アドレス一致が得られると、アン
ド・ゲート４−１の第３の入力端子が論理「１」になる
、さらに分岐成功により他方の入力端子も論理「Ｊ」に
なるとアンド・ゲート４−１のアンド条件が成立する。
のが実行され％ＢＡＬ （ブランチ・アンド・リンク）
命令で分岐成功したことを条件としてテバック割込み、
デバッグ・ストップをかける場合には、アンド・ゲート
３−１とアンド・ゲート４−１の他方の入力端子に接続
されるレジスタ２の内容がオンにされる。その結果、指
定された命令との命令アドレス一致が得られると、アン
ド・ゲート４−１の第３の入力端子が論理「１」になる
、さらに分岐成功により他方の入力端子も論理「Ｊ」に
なるとアンド・ゲート４−１のアンド条件が成立する。
他方、デコードされた命令コードがＢＡＬ命令であると
アンド・ゲート３−１のアンド条件も成立する。従って
、オア・ゲート５と６の双方の出力が論理「１」になり
、アンド・ゲート７のアンド条件も成立する。このアン
ド・ゲート７の出力が論理「１」になったことにょシブ
バック割込み、デバッグ・ストップをかり゛る。
アンド・ゲート３−１のアンド条件も成立する。従って
、オア・ゲート５と６の双方の出力が論理「１」になり
、アンド・ゲート７のアンド条件も成立する。このアン
ド・ゲート７の出力が論理「１」になったことにょシブ
バック割込み、デバッグ・ストップをかり゛る。
本発明が適用される命令制御部の構成例を示したのが第
３図である。第３図において、レジスタ８は、命令アド
レスを格納するレジスタであシ、ここに格納されたアド
レスに従ってＭＥＭＩＯから命令がと９出され、オペ・
コード・レジスタ１２に格納される。命令制御部に示す
１） 、 Ｒ、Ａ 、・・・・・・はマシン・サイクル
単位の命令実行過程を示し。
３図である。第３図において、レジスタ８は、命令アド
レスを格納するレジスタであシ、ここに格納されたアド
レスに従ってＭＥＭＩＯから命令がと９出され、オペ・
コード・レジスタ１２に格納される。命令制御部に示す
１） 、 Ｒ、Ａ 、・・・・・・はマシン・サイクル
単位の命令実行過程を示し。
Ｄが命令解読処理、Ｒがレジスタ読出し処理、人がオペ
ランド・アドレス指定処理、Ｂ１がバッファ・スタート
処［、Ｂ２がバッファ読出し処理、ＥｌとＢ２が実行処
理、Ｃが結果チェック処理、Ｗが結果書込み処理を示し
ている。レジスタ９Ｆｉ、命令アドレスを、捷だ、レジ
スタ２け、先に述べたよう −−−／ に分岐系命令の命令タイプ及び分岐系命令実行時の外部
条件を夫々指定するためにセットされるレジスタである
。従って、レジスタ９に予めセットされた命令アドレス
が実行されるとき、同じ命令アドレスがレジスタ８に格
納され、一致回路１１から一致出力が得られるにの一致
出力は、命令制御部において、命令実行過程の進行と共
に送られる。セしてＥｌの実行処理で分岐系命令の命令
タイプ及び分岐系命令実行時の外部条件とレジスタ２の
設定内容が一致検出回路１４でチェックされる。一致検
出回路が第２図に示す回路であり、レジスタ２の設定内
容との一致がとれた場合には、先に述べたように１割込
み回路１５又はデバッグ・ストップ回路１６に対してデ
バッグ割込み、デバッグ・ストップをかせる信号を送出
する。
ランド・アドレス指定処理、Ｂ１がバッファ・スタート
処［、Ｂ２がバッファ読出し処理、ＥｌとＢ２が実行処
理、Ｃが結果チェック処理、Ｗが結果書込み処理を示し
ている。レジスタ９Ｆｉ、命令アドレスを、捷だ、レジ
スタ２け、先に述べたよう −−−／ に分岐系命令の命令タイプ及び分岐系命令実行時の外部
条件を夫々指定するためにセットされるレジスタである
。従って、レジスタ９に予めセットされた命令アドレス
が実行されるとき、同じ命令アドレスがレジスタ８に格
納され、一致回路１１から一致出力が得られるにの一致
出力は、命令制御部において、命令実行過程の進行と共
に送られる。セしてＥｌの実行処理で分岐系命令の命令
タイプ及び分岐系命令実行時の外部条件とレジスタ２の
設定内容が一致検出回路１４でチェックされる。一致検
出回路が第２図に示す回路であり、レジスタ２の設定内
容との一致がとれた場合には、先に述べたように１割込
み回路１５又はデバッグ・ストップ回路１６に対してデ
バッグ割込み、デバッグ・ストップをかせる信号を送出
する。
以上の説明から明らかなように１本発明によれば１分岐
系命令の命令タイプ及び分岐系命令実行込み、或いはデ
バッグ・ストップをなくすことができ、更に１分岐不成
功の場合でも割込みを可能とすることによシ、デバッグ
時間の短縮をはかることができる。また、２組のアンド
・ゲート群（３−１ないし３− ｎと４−１ないし４−
ｍ）の論理条件成立時にデバッグ・ストソゲさせるよう
にしたので、小量の回路により任意の命令実行経路での
デバッグ・ストップが可能となる。
系命令の命令タイプ及び分岐系命令実行込み、或いはデ
バッグ・ストップをなくすことができ、更に１分岐不成
功の場合でも割込みを可能とすることによシ、デバッグ
時間の短縮をはかることができる。また、２組のアンド
・ゲート群（３−１ないし３− ｎと４−１ないし４−
ｍ）の論理条件成立時にデバッグ・ストソゲさせるよう
にしたので、小量の回路により任意の命令実行経路での
デバッグ・ストップが可能となる。
第１図は従来の分岐命令デバッグ方式を説明する図、俯
２図は本発明の１実施例構成を示す図、第３図は不発明
が適用される命令制御部の構成例を示す図である。 １・・・デコーダ、２．８．９と１２・・・レジスタ、
３−１ないし３−ｎ、４−１ないし４−ｍと７・・・ア
ンド・ゲート％５と６・・・オア・ゲート、１ｏ・・・
ＭＥＭ（記憶装部）％ １１・・・一致回路、１３・・
・外部条件。 １４・・・一致検出回路、１５・・・割込み回路、１６
・・・デバッグ・ストップ回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 臂 １ 品 ′ｌｌ″２ 図
２図は本発明の１実施例構成を示す図、第３図は不発明
が適用される命令制御部の構成例を示す図である。 １・・・デコーダ、２．８．９と１２・・・レジスタ、
３−１ないし３−ｎ、４−１ないし４−ｍと７・・・ア
ンド・ゲート％５と６・・・オア・ゲート、１ｏ・・・
ＭＥＭ（記憶装部）％ １１・・・一致回路、１３・・
・外部条件。 １４・・・一致検出回路、１５・・・割込み回路、１６
・・・デバッグ・ストップ回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 臂 １ 品 ′ｌｌ″２ 図
Claims (1)
- 【特許請求の範囲】 目的とする命令に分岐した任意の分岐命令でデバッグ割
込み及びデバッグ・ストップを可能とした情報処理装置
の分岐命令デバッグ方式であって。 分岐系命令の命令タイプと分岐成功、分岐不成功、命令
アドレス一致その他の分岐系命令実行時の外部条件とを
指定するデバッグ条件指定手段、該デバッグ条件指定手
段に指定された命令タイプと実行される命令との一致を
検出する命令一致検出手段、及び上記デバッグ条件指定
手段に指定された外部条件と分岐系命令実行時の外部条
件との一致を検出する榮件一致検出手段を設け、上記命
令一致検出手段において一致が検出され且つ上記条件一
致検出手段において一致が検出されたことを条件として
デバッグ割込み及びデバッグ・ストップをかけるように
構成されたことを特徴とする情報処理装置の分岐命令デ
バッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050007A JPS59174955A (ja) | 1983-03-25 | 1983-03-25 | 情報処理装置の分岐命令デバツグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050007A JPS59174955A (ja) | 1983-03-25 | 1983-03-25 | 情報処理装置の分岐命令デバツグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59174955A true JPS59174955A (ja) | 1984-10-03 |
Family
ID=12846935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050007A Pending JPS59174955A (ja) | 1983-03-25 | 1983-03-25 | 情報処理装置の分岐命令デバツグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59174955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606903A1 (fr) * | 1986-10-27 | 1988-05-20 | Burr Brown Ltd | Procede et dispositif de gestion de points d'arret dans un moniteur de logiciel |
| JPH05216721A (ja) * | 1992-02-06 | 1993-08-27 | Nec Corp | 電子計算機 |
-
1983
- 1983-03-25 JP JP58050007A patent/JPS59174955A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606903A1 (fr) * | 1986-10-27 | 1988-05-20 | Burr Brown Ltd | Procede et dispositif de gestion de points d'arret dans un moniteur de logiciel |
| JPH05216721A (ja) * | 1992-02-06 | 1993-08-27 | Nec Corp | 電子計算機 |
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