JPH02103604A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH02103604A JPH02103604A JP25628588A JP25628588A JPH02103604A JP H02103604 A JPH02103604 A JP H02103604A JP 25628588 A JP25628588 A JP 25628588A JP 25628588 A JP25628588 A JP 25628588A JP H02103604 A JPH02103604 A JP H02103604A
- Authority
- JP
- Japan
- Prior art keywords
- break
- address
- sequence program
- instruction
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプログラマブルコントローラのステップ運転
に関するものである。
に関するものである。
第４図は従来のステップ運転を行いうるプログラマブル
コントローラの主要部のブロック図である。図において
、（１）はｃｐｕ、（２）はシーケンスプロクラムラ格
納するメモリ、（３）４−ｊシーケンスプログラムアド
レス（２）と後述の停止アドレス（４）全比較するため
の比較器、（４）は実行全停止さぜたいンーケンスフロ
グフムアドレスをセットするブレイクアドレスレジスタ
である。
コントローラの主要部のブロック図である。図において
、（１）はｃｐｕ、（２）はシーケンスプロクラムラ格
納するメモリ、（３）４−ｊシーケンスプログラムアド
レス（２）と後述の停止アドレス（４）全比較するため
の比較器、（４）は実行全停止さぜたいンーケンスフロ
グフムアドレスをセットするブレイクアドレスレジスタ
である。
次に第４図の動作について第５図に示したフロー図によ
り説明する。、電源投入後のイニシャライズにおいてス
テップ（Ｓ４１）でＯ／Ｓによりマイクロプログラムの
ブレイク処理アドレスが登録され、ステップ（８４２）
でブレイクアドレスレジスタ（４）にブレイクアドレス
を設定する。次にステップ（８４４）〜（Ｓ４６）で一
連のシーケンス命令ヲ夾行する。ステップ（８４８）で
ブレイクアドレスとジ−ケンスフ。
り説明する。、電源投入後のイニシャライズにおいてス
テップ（Ｓ４１）でＯ／Ｓによりマイクロプログラムの
ブレイク処理アドレスが登録され、ステップ（８４２）
でブレイクアドレスレジスタ（４）にブレイクアドレス
を設定する。次にステップ（８４４）〜（Ｓ４６）で一
連のシーケンス命令ヲ夾行する。ステップ（８４８）で
ブレイクアドレスとジ−ケンスフ。
ログラムアドレスとが一致するとブレイク割込が発生し
、ステップ（８４７）に移る。１つのシーケンス命令は
複数のマイクロプログラムステー・プにより構成され、
その最後のマイクロプログラム命令は分岐命令になって
いる。この分岐命令の分岐先は割込が発生していなけれ
ば、次に実行するシーケンス命令を構成するマイクロプ
ロクラムの先頭アドレスであり、ブレイク割込が発生し
ていればブレイク処理の先頭アドレスである。割込が発
生していても上記の分岐命令以外では割込は受付けられ
ないまま保留される。通常１つのシーケンス命令に対応
する複数のマイクロプログラムステーｐプの中には次に
実行するシーケンス命令を読出すための命令が含まれ、
その後に上記の分岐命令を実行するように構成されてい
る。シーケンス命令を読出すためのマイクロプログラム
命令を実行した後に割込が発生し、間に別の命令をはさ
まず続いて分岐命令に移ると、その分岐命令では、パイ
プライン制御をしている１こめ割込処理への分岐が正し
く行われなくなる（このようなときは、この分岐命令で
は割込処理には分岐せず次のシーケンス命令に分岐させ
、これが終了しＴコときの分岐命令で割込処理へ分岐す
るようになっている。上記の割込がブレイク割込であれ
ばブレイクしγこいシーケンス命令の次のシーケンス命
令でブレイクすることになり不都合である）。そのＴこ
めシーケンス命令の読出しに続けて分岐命令に進まない
ように分岐命令の前にステ・・・プ（８４６）に示すＮ
ＯＰ命令を挿入するようにしてい１こ。
、ステップ（８４７）に移る。１つのシーケンス命令は
複数のマイクロプログラムステー・プにより構成され、
その最後のマイクロプログラム命令は分岐命令になって
いる。この分岐命令の分岐先は割込が発生していなけれ
ば、次に実行するシーケンス命令を構成するマイクロプ
ロクラムの先頭アドレスであり、ブレイク割込が発生し
ていればブレイク処理の先頭アドレスである。割込が発
生していても上記の分岐命令以外では割込は受付けられ
ないまま保留される。通常１つのシーケンス命令に対応
する複数のマイクロプログラムステーｐプの中には次に
実行するシーケンス命令を読出すための命令が含まれ、
その後に上記の分岐命令を実行するように構成されてい
る。シーケンス命令を読出すためのマイクロプログラム
命令を実行した後に割込が発生し、間に別の命令をはさ
まず続いて分岐命令に移ると、その分岐命令では、パイ
プライン制御をしている１こめ割込処理への分岐が正し
く行われなくなる（このようなときは、この分岐命令で
は割込処理には分岐せず次のシーケンス命令に分岐させ
、これが終了しＴコときの分岐命令で割込処理へ分岐す
るようになっている。上記の割込がブレイク割込であれ
ばブレイクしγこいシーケンス命令の次のシーケンス命
令でブレイクすることになり不都合である）。そのＴこ
めシーケンス命令の読出しに続けて分岐命令に進まない
ように分岐命令の前にステ・・・プ（８４６）に示すＮ
ＯＰ命令を挿入するようにしてい１こ。
従来のＣＰＵはステリプ運転に当って割込みを使用して
いタタめにシーケンス命令の実処理を行なつ１こ後、Ｎ
ＯＰ命令を命令に応じて入れなければならなかつＴこ。
いタタめにシーケンス命令の実処理を行なつ１こ後、Ｎ
ＯＰ命令を命令に応じて入れなければならなかつＴこ。
また、このことによりＮＯＰ命令実行時間分の処理時間
の延びがあつＴこ。
の延びがあつＴこ。
この発明は、このような問題点を解消する１こめになさ
れたもので、ステー・プ運転を実行するに当り命令実行
時間を短縮し得るプログラマブルコントローラを提供す
ることを目的とする。
れたもので、ステー・プ運転を実行するに当り命令実行
時間を短縮し得るプログラマブルコントローラを提供す
ることを目的とする。
〔課題を解決する１こめの手段〕
この発明に係るプログラマブルコントローラはシーケン
スプログラムを記憶するシーケンスプログラムメモリと
、シーケンスプログラムを実行するＣＰＵと、ステ・ツ
ブ運転するときにブレイクさせにいシーケンスプログラ
ムのアドレスを保持するブレイクアドレスレジスタと、
上記ブレイクアドレスレジスタの内容とシーケンスプロ
グラムメモリから読出されるシーケンス命令のアドレス
部とを比較する比較部と、上記比較部によりシーケンス
命令のアドレス部とブレイクアドレスレジスタの内容が
一致すると、次に実行する命令は、あらかじめブレイク
命令を保持させてあるブレイク命令コードレジスタの内
容とする切換部を備え１こものである。
スプログラムを記憶するシーケンスプログラムメモリと
、シーケンスプログラムを実行するＣＰＵと、ステ・ツ
ブ運転するときにブレイクさせにいシーケンスプログラ
ムのアドレスを保持するブレイクアドレスレジスタと、
上記ブレイクアドレスレジスタの内容とシーケンスプロ
グラムメモリから読出されるシーケンス命令のアドレス
部とを比較する比較部と、上記比較部によりシーケンス
命令のアドレス部とブレイクアドレスレジスタの内容が
一致すると、次に実行する命令は、あらかじめブレイク
命令を保持させてあるブレイク命令コードレジスタの内
容とする切換部を備え１こものである。
この発明におけるブレイク命令コードレジスタは常時ブ
レイク命令コードを保持し、切換部はステっプ運転時ブ
レイクするアドレスに米Ｔことき、ブレイク命令コード
レジスタに記憶されているブレイク命令を実行するよう
に切換える。ステップ運転におけるブレイク動作を割込
手法によることなく行えるγこめ、プログラマブルコン
トローラの処理速度が同上する。
レイク命令コードを保持し、切換部はステっプ運転時ブ
レイクするアドレスに米Ｔことき、ブレイク命令コード
レジスタに記憶されているブレイク命令を実行するよう
に切換える。ステップ運転におけるブレイク動作を割込
手法によることなく行えるγこめ、プログラマブルコン
トローラの処理速度が同上する。
以下、この発明の一冥施例を第１図〜第４図によＶ説明
する。第１図は構成を示すブロック図であり、図におい
て、（２）はシーケンスプログラムを記憶するシーケン
スプログラムメモリ、（３）Ｕシーケンスプログツムメ
モリ出力と後述のブレイクアドレスレジスタ（４）の内
容と全比較する比較手段としての比較器、（４）はブレ
イクアドレスを記憶するブレイクアドレスレジスタ、（
５）ｆｌブレイク命令コード全記憶するブレイク命令コ
ードレジスタ、（６）は上記比較器の出力の制御のもと
で、上記シーケンスプログラムメモリ（２）の出力とブ
レイク命令フードレジスタ（５）の出力のいずれか１！
−選択してＣＰＵに伝える切換部でるる。
する。第１図は構成を示すブロック図であり、図におい
て、（２）はシーケンスプログラムを記憶するシーケン
スプログラムメモリ、（３）Ｕシーケンスプログツムメ
モリ出力と後述のブレイクアドレスレジスタ（４）の内
容と全比較する比較手段としての比較器、（４）はブレ
イクアドレスを記憶するブレイクアドレスレジスタ、（
５）ｆｌブレイク命令コード全記憶するブレイク命令コ
ードレジスタ、（６）は上記比較器の出力の制御のもと
で、上記シーケンスプログラムメモリ（２）の出力とブ
レイク命令フードレジスタ（５）の出力のいずれか１！
−選択してＣＰＵに伝える切換部でるる。
次に第１図の動作について第２図に示したフロー図を用
いて説明する。ステップ（Ｓ２１ンでＣＰＵ（１）によ
り、ブレイク命令コードレジスタ（５）にあらかじめブ
レイク命令コードをセットしておく。ステップ運転にあ
たり、ステップ（８２２）でブレイクアＶレスレジスタ
（４）にブレイクアドレスを七リドし、次にステープ（
８２８）で次に実行するシーケンスプログラムをシーケ
ンスプログラムメモリ（２）Ｊ：リリードするとき、ブ
レイクアドレスとシーケンスプログラムアドレスとを比
較器（３）で比較し、致していなければ切換部（６）で
シーケンスプログラムが選ばれて、ステ・」プ（８２４
）、（８２５）で次のシーケンスプログラムを実行し、
一致していれば、ステー・プ（８２６） 、 （８２７
）において切換部（６）でブレイク命令コードレジスタ
に記憶しであるブレイク命令を実行することによりステ
ップ運転を行う。
いて説明する。ステップ（Ｓ２１ンでＣＰＵ（１）によ
り、ブレイク命令コードレジスタ（５）にあらかじめブ
レイク命令コードをセットしておく。ステップ運転にあ
たり、ステップ（８２２）でブレイクアＶレスレジスタ
（４）にブレイクアドレスを七リドし、次にステープ（
８２８）で次に実行するシーケンスプログラムをシーケ
ンスプログラムメモリ（２）Ｊ：リリードするとき、ブ
レイクアドレスとシーケンスプログラムアドレスとを比
較器（３）で比較し、致していなければ切換部（６）で
シーケンスプログラムが選ばれて、ステ・」プ（８２４
）、（８２５）で次のシーケンスプログラムを実行し、
一致していれば、ステー・プ（８２６） 、 （８２７
）において切換部（６）でブレイク命令コードレジスタ
に記憶しであるブレイク命令を実行することによりステ
ップ運転を行う。
第８図はメモリ（２）に記憶されているシーケンスプロ
グラムの一例であり、入力ＸＯ（！１．Ｘｌ１ｌのＭ■
条件の成立によりＹｌｏｏを出力するもので、ステー、
プ２を実行後ブレイクされるシーケンスプログラムの
例を示す。
グラムの一例であり、入力ＸＯ（！１．Ｘｌ１ｌのＭ■
条件の成立によりＹｌｏｏを出力するもので、ステー、
プ２を実行後ブレイクされるシーケンスプログラムの
例を示す。
以下このプログラム例について、第２図に示しにフロー
図により説明する。
図により説明する。
第２図において、ステーｌブ（８２１）の電源ＯＮ処理
でブレイク命令コードレジスタにブレイク命令コードの
七今トを行い、ステリプ（８２２）でブレイクアドレス
レジスタに８をセードする。第８図のプログラムにおけ
るステー・プ０では、第２図におけるステっプ（８２Ｂ
）でステー・プ０の命令（ＬＤＸＯ）を実行するマイク
ロプログラム処理ルーチンへ分岐し、ステ・・・プ（８
２６）でこの処理ルーチンを実行し、その中で次のシー
ケンスプログラムをリードする。このとき次のシーケン
スプログラムアドレスが１であり８とは異なるため、ス
テー・プ（８２Ｂ）でシーケンスプログラム（ＡＮＤ
Ｘｌ０）処理マイクロプログラムに分岐する。ＡＮＤ
ＸＩＯを実行後は次のシーケンスプログラムアドレスは
２でありブレイクアドレスレジスタの内容３とは異なる
１こめ、ステー・プ（８２Ｂ ）でシーケンスプログラ
ム（ＯＵＴ Ｙｌｏｏ）を処理するマイクロプログラム
に分岐する。ここで、次のシーケンスプログラムアドレ
スは８となり、ブレイクアドレスと−ａするため、ステ
ー、プ（８２６）でブレイク命令コードレジスタの出力
が選ばれ、ブレイク命令処理マイクロプログラムに分岐
する。ブレイク命令処理マイクロプログラムでは次にブ
レイクしＴごいシーケンスプログラムアドレスをブレイ
クアドレスレジスタにセ７．トし、ステー・プ（８２３
）で次に実行するシーケンスプログラムアドレスに分岐
スる。
でブレイク命令コードレジスタにブレイク命令コードの
七今トを行い、ステリプ（８２２）でブレイクアドレス
レジスタに８をセードする。第８図のプログラムにおけ
るステー・プ０では、第２図におけるステっプ（８２Ｂ
）でステー・プ０の命令（ＬＤＸＯ）を実行するマイク
ロプログラム処理ルーチンへ分岐し、ステ・・・プ（８
２６）でこの処理ルーチンを実行し、その中で次のシー
ケンスプログラムをリードする。このとき次のシーケン
スプログラムアドレスが１であり８とは異なるため、ス
テー・プ（８２Ｂ）でシーケンスプログラム（ＡＮＤ
Ｘｌ０）処理マイクロプログラムに分岐する。ＡＮＤ
ＸＩＯを実行後は次のシーケンスプログラムアドレスは
２でありブレイクアドレスレジスタの内容３とは異なる
１こめ、ステー・プ（８２Ｂ ）でシーケンスプログラ
ム（ＯＵＴ Ｙｌｏｏ）を処理するマイクロプログラム
に分岐する。ここで、次のシーケンスプログラムアドレ
スは８となり、ブレイクアドレスと−ａするため、ステ
ー、プ（８２６）でブレイク命令コードレジスタの出力
が選ばれ、ブレイク命令処理マイクロプログラムに分岐
する。ブレイク命令処理マイクロプログラムでは次にブ
レイクしＴごいシーケンスプログラムアドレスをブレイ
クアドレスレジスタにセ７．トし、ステー・プ（８２３
）で次に実行するシーケンスプログラムアドレスに分岐
スる。
以上のように、この発明によれば、あらかじめブレイク
命令コードをブレイク命令コードレジスタにセードして
おき、ステ・・・プ運転でブレイク条件が成立しＴこと
きはブレイク命令コードレジスタの内容によりブレイク
命令に分岐するようにしたπめ、ブレイクのための割込
処理を行わずに済ミ、簡単で高速な処理ができる。
命令コードをブレイク命令コードレジスタにセードして
おき、ステ・・・プ運転でブレイク条件が成立しＴこと
きはブレイク命令コードレジスタの内容によりブレイク
命令に分岐するようにしたπめ、ブレイクのための割込
処理を行わずに済ミ、簡単で高速な処理ができる。
第１図はこの発明の一実施例の構成図、第２図はその動
作フローチャート、第３因はステ・・・プ運転する場合
のシーケンスプログラム例、第４図は従来の構成図、第
５図はその動作フローチセートである。 （１）はＣＰＵ、（２）はシーケンスプログラムメモリ
、（３）は比較器、（４）はブレイクアドレスレジスタ
、（５）はブレイク命令コードレジスタ、（６）は切換
部である。 なお、図中、同一符号は同一、または相当部分を示す、
作フローチャート、第３因はステ・・・プ運転する場合
のシーケンスプログラム例、第４図は従来の構成図、第
５図はその動作フローチセートである。 （１）はＣＰＵ、（２）はシーケンスプログラムメモリ
、（３）は比較器、（４）はブレイクアドレスレジスタ
、（５）はブレイク命令コードレジスタ、（６）は切換
部である。 なお、図中、同一符号は同一、または相当部分を示す、
Claims (1)
- シーケンスプログラムを記憶するシーケンスプログラム
メモリと、シーケンスプログラムを実行するＣＰＵと、
ステップ運転するときにブレイクさせたいシーケンスプ
ログラムのアドレスを保持するブレイクアドレスレジス
タと、上記ブレイクアドレスレジスタの内容とシーケン
スプログラムメモリから読出されるシーケンス命令のア
ドレス部とを比較する比較部と、上記比較部によりシー
ケンス命令のアドレス部とブレイクアドレスレジスタの
内容が一致すると、次に実行する命令は、あらかじめブ
レイク命令を保持させてあるブレイク命令コードレジス
タの内容とする切換部を備えたプログラマブルコントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25628588A JPH02103604A (ja) | 1988-10-12 | 1988-10-12 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25628588A JPH02103604A (ja) | 1988-10-12 | 1988-10-12 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02103604A true JPH02103604A (ja) | 1990-04-16 |
Family
ID=17290527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25628588A Pending JPH02103604A (ja) | 1988-10-12 | 1988-10-12 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02103604A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665253A (en) * | 1979-10-31 | 1981-06-02 | Nichiden Mach Ltd | Debug device |
| JPS60225948A (ja) * | 1984-04-24 | 1985-11-11 | Matsushita Electric Works Ltd | デバツグ装置 |
| JPS6234238A (ja) * | 1985-08-07 | 1987-02-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS62117044A (ja) * | 1985-11-18 | 1987-05-28 | Hitachi Ltd | プログラム中断方式 |
-
1988
- 1988-10-12 JP JP25628588A patent/JPH02103604A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665253A (en) * | 1979-10-31 | 1981-06-02 | Nichiden Mach Ltd | Debug device |
| JPS60225948A (ja) * | 1984-04-24 | 1985-11-11 | Matsushita Electric Works Ltd | デバツグ装置 |
| JPS6234238A (ja) * | 1985-08-07 | 1987-02-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS62117044A (ja) * | 1985-11-18 | 1987-05-28 | Hitachi Ltd | プログラム中断方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02156334A (ja) | 情報処理装置 | |
| JPS63250702A (ja) | シ−ケンスコントロ−ラ | |
| JPS6250934A (ja) | 処理装置の割込制御方式 | |
| JPH02103604A (ja) | プログラマブルコントローラ | |
| JPS62156738A (ja) | プログラム制御装置 | |
| JPS595354A (ja) | デ−タ処理装置 | |
| JPH0731527B2 (ja) | プログラマブルコントロ−ラ | |
| JPS5835648A (ja) | プログラム実行制御方式 | |
| JPS62197834A (ja) | マイクロプログラム制御装置 | |
| JPH07210403A (ja) | タスク切換システム | |
| JPS63228332A (ja) | 命令実行制御方式 | |
| JPS61156339A (ja) | トレ−ス処理方式 | |
| JPS6143347A (ja) | ベクトル命令シミユレ−シヨン方法 | |
| JPS59174955A (ja) | 情報処理装置の分岐命令デバツグ方式 | |
| JPS63163543A (ja) | 情報処理装置 | |
| JPS63148359A (ja) | システム起動制御装置 | |
| JPH06324911A (ja) | プログラム実行の中断方法 | |
| JPH0353348A (ja) | マイクロプログラムのデバッグ方式 | |
| JPS6242254A (ja) | チヤネルイニシヤライズ方式 | |
| JPH01130228A (ja) | マイクロプログラム制御装置 | |
| JPS63197247A (ja) | マイクロプログラム制御装置 | |
| JPS61269744A (ja) | デバグ方式 | |
| JPH01108636A (ja) | タグ付きデータ処理装置 | |
| JPH08297583A (ja) | 割り込み処理装置およびその方法 | |
| JPS63282525A (ja) | 実行形式プログラムファイルの修正方式 |