JPS62216064A - プログラム転送方式 - Google Patents
プログラム転送方式Info
- Publication number
- JPS62216064A JPS62216064A JP5972586A JP5972586A JPS62216064A JP S62216064 A JPS62216064 A JP S62216064A JP 5972586 A JP5972586 A JP 5972586A JP 5972586 A JP5972586 A JP 5972586A JP S62216064 A JPS62216064 A JP S62216064A
- Authority
- JP
- Japan
- Prior art keywords
- program
- control unit
- initial
- memory
- slave control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 14
- 230000006870 function Effects 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔4既要〕
主制御部から従制御部へのプログラム転送方式であって
、主制御部から従制御部へのプログラム転送処理は、ま
ずイニシャルプログラムをロードしてその完了を検出す
ると従制御部はイニシャルプログラムに基づく処理を実
行すると共に、イニシャルプログラムのロード完了後引
続きロードされるプログラムのロードとを並行して処理
することにより、プログラムのロードからイニシャルプ
ログラムの実行完了までの時間を最小にすることが可能
となる。
、主制御部から従制御部へのプログラム転送処理は、ま
ずイニシャルプログラムをロードしてその完了を検出す
ると従制御部はイニシャルプログラムに基づく処理を実
行すると共に、イニシャルプログラムのロード完了後引
続きロードされるプログラムのロードとを並行して処理
することにより、プログラムのロードからイニシャルプ
ログラムの実行完了までの時間を最小にすることが可能
となる。
本発明は、主制御部内プログラム格納部から従制御部内
メモリへ転送するプログラムの転送方式例えば、複数の
処理機能を有する電子機器においては、最近各機能毎に
業務プログラムに基づき業務処理を実行する処理部(以
下cpuと称する)を備えるマルチCPu化が推進され
ている。
メモリへ転送するプログラムの転送方式例えば、複数の
処理機能を有する電子機器においては、最近各機能毎に
業務プログラムに基づき業務処理を実行する処理部(以
下cpuと称する)を備えるマルチCPu化が推進され
ている。
同時に、各機能処理の能力アップが要求されるようにな
り、それに伴いプログラムの容量が大きくなる傾向にあ
る。
り、それに伴いプログラムの容量が大きくなる傾向にあ
る。
これらプログラムの容量が大きくなると、各機能毎のプ
ログラムを格納するメモリとして不揮発性のメモリ(R
OM)を揮発性メモリ(RAM)に切替え使用した方が
より有利となる。
ログラムを格納するメモリとして不揮発性のメモリ(R
OM)を揮発性メモリ(RAM)に切替え使用した方が
より有利となる。
即ち、これはプログラムの変更が容易であるため、プロ
グラムの障害対応や汎用性に富むためであり、更にコス
トダウンが図れるからである。
グラムの障害対応や汎用性に富むためであり、更にコス
トダウンが図れるからである。
一方、その欠点としては、各機能毎のプログラムをファ
イル等からロードすることが必要となり、プログラムの
容量が大きくなればなる程プログラムをロードし、運用
に敗るまでの時間が太き(なる。
イル等からロードすることが必要となり、プログラムの
容量が大きくなればなる程プログラムをロードし、運用
に敗るまでの時間が太き(なる。
かかる欠点を補正することが可能なプログラム転送方式
の実用化が期待されている。
の実用化が期待されている。
第4図は従来例を説明するブロック図、第5図は従来例
のプログラムロード状況を説明する図をそれぞれ示す。
のプログラムロード状況を説明する図をそれぞれ示す。
第4図(A)は従来例の1例であり、従制御部2のイニ
シャル処理は従制御部2内メモリ(ROM)25に格納
されているイニシャルプログラムに基づき実行し、その
後、主制御部1内プログラム格納部11からの業務プロ
グラムをインクエース23を介してメモリ(RAM)
22にロード(尚、これをダウンロードと称する)する
もので、そのロード手順を第5図(A)に示す。
シャル処理は従制御部2内メモリ(ROM)25に格納
されているイニシャルプログラムに基づき実行し、その
後、主制御部1内プログラム格納部11からの業務プロ
グラムをインクエース23を介してメモリ(RAM)
22にロード(尚、これをダウンロードと称する)する
もので、そのロード手順を第5図(A)に示す。
又、第4図(B)はイニシャルプログラムを含むプログ
ラムを主制御部1内プログラム格納部11からインクエ
ース23を介して従制御部2内メモリ(RAM)22に
ロードする。
ラムを主制御部1内プログラム格納部11からインクエ
ース23を介して従制御部2内メモリ(RAM)22に
ロードする。
ロード完了後主制御部1内CPU12からの起動信号■
により、従制御部2内CPU21が起動され、イニシャ
ルプログラムに基づきイニシャル処理が実行され、しか
る後に業務プログラムに基づく処理を実行する。
により、従制御部2内CPU21が起動され、イニシャ
ルプログラムに基づきイニシャル処理が実行され、しか
る後に業務プログラムに基づく処理を実行する。
そのロード手順を第5図(B)に示す。又、通常インク
エース23は主制御部1と従制御部2との間の情報の遺
り取りのためのイタフェースを司る機能を有するが、ダ
ウンロード時はダウンロード専用として機能するように
ダウンロード調停部24で富周イ亭するものとする。
エース23は主制御部1と従制御部2との間の情報の遺
り取りのためのイタフェースを司る機能を有するが、ダ
ウンロード時はダウンロード専用として機能するように
ダウンロード調停部24で富周イ亭するものとする。
例えば、上述の第5図(B)の場合、全てのプログラム
ロード−イニシャルプログラムに基づくイニシャル処理
実行−他のプログラムに基づく処理実行と、その処理動
作がシーケンシャルな動作となり、その処理時間が大き
なものとなっている。
ロード−イニシャルプログラムに基づくイニシャル処理
実行−他のプログラムに基づく処理実行と、その処理動
作がシーケンシャルな動作となり、その処理時間が大き
なものとなっている。
又、第5図(A)の場合も、従制御部2内でのイニシャ
ル処理実行−プログラムロード−プログラムに基づく処
理実行と、その処理時間が多大であるばかりでなく、更
に従制御部2内にメモリ(ROM) 25を余分に備え
る必要がある等の問題点がある。
ル処理実行−プログラムロード−プログラムに基づく処
理実行と、その処理時間が多大であるばかりでなく、更
に従制御部2内にメモリ(ROM) 25を余分に備え
る必要がある等の問題点がある。
第1図は本発明の詳細な説明するブロック図を示す。
第1図に示す原理ブロック図は、
装置の業務処理を実行させるための業務プログラムや、
装置のイニシャライズ処理を実行させるイニシャルプロ
グラム等を格納しているプログラム格納部11(例えば
、ROMやファイル等からなる)と、内部の動作を制御
するCPt112とを具備する主制御部1と、 主制御部1から制御され、機能単位毎の業務処理を分担
して処理する従制御部2とを備えて構成されている。
装置のイニシャライズ処理を実行させるイニシャルプロ
グラム等を格納しているプログラム格納部11(例えば
、ROMやファイル等からなる)と、内部の動作を制御
するCPt112とを具備する主制御部1と、 主制御部1から制御され、機能単位毎の業務処理を分担
して処理する従制御部2とを備えて構成されている。
又、従制御部2は内部の動作を主制御部1内プログラム
格納部11に格納するプログラムに基づき制御するCP
U21 と、 プログラム格納部11からロードされるプログラムを格
納するメモリ(RAM)22と、従制御部2内メモリ(
RAM)22に、主制御部1内プログラム格納部11か
らイニシャルプログラムのロードの完了を検出する第1
の機能と、前記第1の機能による検出信号により従制御
部2内CPU21を動作可能状態にする第2の機能を有
する起動/検出手段10とを具備し構成されている。
格納部11に格納するプログラムに基づき制御するCP
U21 と、 プログラム格納部11からロードされるプログラムを格
納するメモリ(RAM)22と、従制御部2内メモリ(
RAM)22に、主制御部1内プログラム格納部11か
らイニシャルプログラムのロードの完了を検出する第1
の機能と、前記第1の機能による検出信号により従制御
部2内CPU21を動作可能状態にする第2の機能を有
する起動/検出手段10とを具備し構成されている。
主制御部から従制御部へのプログラム転送処理は、まず
イニシャルプログラムをロードしてその完了を検出する
と、従制御部はイニシャルプログラムに基づくイニシャ
ル処理を実行すると共に、イニシャルプログラムのロー
ド完了後引続きロードされるプログラムのロードとを並
行して処理するよう構成することにより、プログラムの
ロードからイニシャルプログラムの実行完了までの時間
を最小限にすることが可能となる。
イニシャルプログラムをロードしてその完了を検出する
と、従制御部はイニシャルプログラムに基づくイニシャ
ル処理を実行すると共に、イニシャルプログラムのロー
ド完了後引続きロードされるプログラムのロードとを並
行して処理するよう構成することにより、プログラムの
ロードからイニシャルプログラムの実行完了までの時間
を最小限にすることが可能となる。
以下本発明の要旨を第2図1第3図に示す実施例により
具体的に説明する。
具体的に説明する。
第2図は本発明の詳細な説明するブロック図、第3図は
本発明の実施例におけるプログラムロード手順を説明す
る図をそれぞれ示す。尚、全図を通じて同一符号は同一
対象物を示す。
本発明の実施例におけるプログラムロード手順を説明す
る図をそれぞれ示す。尚、全図を通じて同一符号は同一
対象物を示す。
第2図に示す本実施例における起動/検出手段10は、
CPt112からのリセット信号■が解除されている場
合、ロード完了検出回路27からのロード完了検出信号
■を受信するとCPU21を動作可能状態にセントする
cpu起動回路26と、 設定回路28で指定する情!l!(例えば、アドレス又
は規定符号)と、インタフェース23を介して転送され
て来るプログラム量からメモリ(RAM)22の、例え
ばアドレスを確認し、そのアドレスとを照合して一致し
た時点でイニシャルプログラムのロード完了検出信号■
を発生するロード完了検出回路27と、 予めイニシャルプログラムのロード完了時のメモリ(R
AM)22の情報(例えば、アドレス又は規定符号)が
設定されている設定回路28とから構成されている。
合、ロード完了検出回路27からのロード完了検出信号
■を受信するとCPU21を動作可能状態にセントする
cpu起動回路26と、 設定回路28で指定する情!l!(例えば、アドレス又
は規定符号)と、インタフェース23を介して転送され
て来るプログラム量からメモリ(RAM)22の、例え
ばアドレスを確認し、そのアドレスとを照合して一致し
た時点でイニシャルプログラムのロード完了検出信号■
を発生するロード完了検出回路27と、 予めイニシャルプログラムのロード完了時のメモリ(R
AM)22の情報(例えば、アドレス又は規定符号)が
設定されている設定回路28とから構成されている。
尚、設定回路28はデツプスイッチ等によるマニュアル
設定、主制御部1の指示により設定するレジスタ、主制
御部1がイニシャルプログラムのロード完了を確認して
フリップフロップ等をオンとする方法及び規定された符
号をロードするデータ中より検出する方法のいずれでも
可とする。
設定、主制御部1の指示により設定するレジスタ、主制
御部1がイニシャルプログラムのロード完了を確認して
フリップフロップ等をオンとする方法及び規定された符
号をロードするデータ中より検出する方法のいずれでも
可とする。
次に、本実施例の動作を説明する。
電源を投入すると主制御部1内CPU12からリセット
信号■が主制御部1内部及び従制御部2に対して送出さ
れる。このリセット信号■送出が解除されると、主制御
部l内のイニシャル処理がなされ、プログラム格納部1
1中のプログラムがCPt112より読出され、従制御
部2に対して転送を開始する。
信号■が主制御部1内部及び従制御部2に対して送出さ
れる。このリセット信号■送出が解除されると、主制御
部l内のイニシャル処理がなされ、プログラム格納部1
1中のプログラムがCPt112より読出され、従制御
部2に対して転送を開始する。
プログラム格納部11からのプログラム転送は第3図に
示す如く、まずイニシャルプログラムが読出されて転送
され、その後業務プログラムの転送が行われる。
示す如く、まずイニシャルプログラムが読出されて転送
され、その後業務プログラムの転送が行われる。
この時、従制御部2内メモリ(RAM)22へ転送され
格納されるイニシャルプログラムの、例えばアドレスと
、設定回路28で設定されているアドレスとをロード完
了検出回路27は比較・照合し、一致するとイニシャル
プログラムのロード完了として、ロード完了検出信号■
をcpu起動回路26へ送出する。
格納されるイニシャルプログラムの、例えばアドレスと
、設定回路28で設定されているアドレスとをロード完
了検出回路27は比較・照合し、一致するとイニシャル
プログラムのロード完了として、ロード完了検出信号■
をcpu起動回路26へ送出する。
cpu起動回路26はこのロード完了検出信号■を受信
すると、リセット信号■の解除を確認してCPO21を
動作可能状態にする。CPU21はメモリ(RAM)2
2ヘロード済みのイニシャルプログラムに基づき従制御
部2のイニシャル処理を実行する。
すると、リセット信号■の解除を確認してCPO21を
動作可能状態にする。CPU21はメモリ(RAM)2
2ヘロード済みのイニシャルプログラムに基づき従制御
部2のイニシャル処理を実行する。
一方、プログラム格納部11からは引続き次のプログラ
ムがインタフェース23を介してメモリ(RAM)22
にロードされる。
ムがインタフェース23を介してメモリ(RAM)22
にロードされる。
このプログラムのロードが完了すると、このプログラム
に基づく処理が従制御部2にて実行される。
に基づく処理が従制御部2にて実行される。
以上のような本発明によれば、プログラムのロードから
イニシャルプログラムの実行完了までの時間を最小限に
することが出来ると言う効果がある。
イニシャルプログラムの実行完了までの時間を最小限に
することが出来ると言う効果がある。
第1図は本発明の詳細な説明するブロック図、第2図は
本発明の詳細な説明するブロック図、第3図は本発明の
実施例におけるプログラムロード手順を説明する図、 第4図は従来例を説明するブロック図、第5図は従来例
のプログラムロード状況を説明する図、 をそれぞれ示す。 図において、 Iは主制御部、 2は従制御部、10は起動
/検出手段、 11はプログラム格納部、 12.21はCPU、22
はメモリ(RAM)、 23はインタフェース、
24はダウンロード調停部、 25はメモリ(1?OM)、 26はCPU起動回
路、27はロード完了検出回路、28は設定回路、をそ
れぞれ示す。 不発6月の原理を8兇日月するブ゛口・ン7已第 1
121 不発明の宸功艷1り11乙お11ろデロゲ歩ムロー1千
月貝を説明する図案 3 図 本発明の実施イク11を8死1月するフ′0・ν2図名
案2121 従来例を悦唱i′るプロ・・、り図 従東1州のフ゛ロデラムローFi文況、魁説明する図案
5 図
本発明の詳細な説明するブロック図、第3図は本発明の
実施例におけるプログラムロード手順を説明する図、 第4図は従来例を説明するブロック図、第5図は従来例
のプログラムロード状況を説明する図、 をそれぞれ示す。 図において、 Iは主制御部、 2は従制御部、10は起動
/検出手段、 11はプログラム格納部、 12.21はCPU、22
はメモリ(RAM)、 23はインタフェース、
24はダウンロード調停部、 25はメモリ(1?OM)、 26はCPU起動回
路、27はロード完了検出回路、28は設定回路、をそ
れぞれ示す。 不発6月の原理を8兇日月するブ゛口・ン7已第 1
121 不発明の宸功艷1り11乙お11ろデロゲ歩ムロー1千
月貝を説明する図案 3 図 本発明の実施イク11を8死1月するフ′0・ν2図名
案2121 従来例を悦唱i′るプロ・・、り図 従東1州のフ゛ロデラムローFi文況、魁説明する図案
5 図
Claims (1)
- 【特許請求の範囲】 主制御部(1)に備えられているプログラム格納部(1
1)に格納しているプログラムを従制御部(2)のメモ
リ(22)に転送(ダウンロード)し、前記従制御部(
2)を動作させるよう構成する装置において、 前記従制御部(2)内に、前記主制御部(1)から転送
(ダウンロード)されるイニシャルプログラムのロード
完了を検出する第1の機能と、前記第1の機能による検
出信号により前記従制御部(2)内処理部(21)を動
作可能状態にする第2の機能を有する起動/検出手段(
10)を設け、 前記主制御部(1)は前記従制御部(2)へ転送するプ
ログラムを最初に前記イニシャルプログラムから転送す
るように前記プログラム格納部(11)から読出し、前
記イニシャルプログラムの前記メモリ(22)への転送
が完了した時点を前記起動/検出手段(10)が検出し
、その検出信号で前記処理部(21)を動作可能状態に
して前記イニシャルプログラムに基づく処理を、前記主
制御部(1)から引続き転送されるプログラムの転送と
並行して実行することを特徴とするプログラム転送方式
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5972586A JPS62216064A (ja) | 1986-03-18 | 1986-03-18 | プログラム転送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5972586A JPS62216064A (ja) | 1986-03-18 | 1986-03-18 | プログラム転送方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62216064A true JPS62216064A (ja) | 1987-09-22 |
Family
ID=13121462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5972586A Pending JPS62216064A (ja) | 1986-03-18 | 1986-03-18 | プログラム転送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62216064A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8356062B2 (en) | 1999-07-09 | 2013-01-15 | Renesas Electronics Corporation | Memory system for portable telephone |
-
1986
- 1986-03-18 JP JP5972586A patent/JPS62216064A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8356062B2 (en) | 1999-07-09 | 2013-01-15 | Renesas Electronics Corporation | Memory system for portable telephone |
US8509758B2 (en) | 1999-07-09 | 2013-08-13 | Renesas Electronics Corporation | Memory system for portable telephone |
US9009494B2 (en) | 1999-07-09 | 2015-04-14 | Renesas Electronics Corporation | Memory system for portable telephone |
US9219805B2 (en) | 1999-07-09 | 2015-12-22 | Renesas Electronics Corporation | Memory system for portable telephone |
US9473603B2 (en) | 1999-07-09 | 2016-10-18 | Renesas Electronics Corporation | Memory system for portable telephone |
US10025596B2 (en) | 1999-07-09 | 2018-07-17 | Renesas Electronics Corporation | Memory system for portable telephone |
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