JPS62192843A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS62192843A JPS62192843A JP3571786A JP3571786A JPS62192843A JP S62192843 A JPS62192843 A JP S62192843A JP 3571786 A JP3571786 A JP 3571786A JP 3571786 A JP3571786 A JP 3571786A JP S62192843 A JPS62192843 A JP S62192843A
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- 230000015654 memory Effects 0.000 title claims abstract description 45
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 235000017399 Caesalpinia tinctoria Nutrition 0.000 description 1
- 241000388430 Tara Species 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、情報処理分野に於る入出力装置間の高速デ
ータ転送を行うメモリ制御装置に関する〔従来の技術〕 第３図は、従来のダブルバッファメモリ装置ｉ’ｉ示す
図であシ、１は第１のバッファメモリ、２は第２のバツ
フアメモリであって、これら第１および第２のバツフア
メモリ１，２は主記憶装置（図示せず）に格納されてい
るプログラムやデータの−ｉ分全一時的に保持するもの
である。３は入出力装置Ａと第１のバッファメモリ１と
？接続するゲート、４は入出力装置Ｂと第１のバッファ
メモリ１とを接続するゲート、５は入出力装置Ａと第２
のバッファメモリ２とを接続するゲート、６は入出力装
置Ｂと第１のバッファメモリ１とを接続するゲート、７
は入出力装置Ａに接続されているバスライン、８は入出
力装［Ｂに接続されているバスライン、９及び１０はゲ
ート６〜５の切り替え全行なうコントロールライン、１
１は第１のバツフアメモリ１のデータを扱うバスライン
、１２は第２のバツフアメモリ２のデータ全扱うバスラ
インである。
ータ転送を行うメモリ制御装置に関する〔従来の技術〕 第３図は、従来のダブルバッファメモリ装置ｉ’ｉ示す
図であシ、１は第１のバッファメモリ、２は第２のバツ
フアメモリであって、これら第１および第２のバツフア
メモリ１，２は主記憶装置（図示せず）に格納されてい
るプログラムやデータの−ｉ分全一時的に保持するもの
である。３は入出力装置Ａと第１のバッファメモリ１と
？接続するゲート、４は入出力装置Ｂと第１のバッファ
メモリ１とを接続するゲート、５は入出力装置Ａと第２
のバッファメモリ２とを接続するゲート、６は入出力装
置Ｂと第１のバッファメモリ１とを接続するゲート、７
は入出力装置Ａに接続されているバスライン、８は入出
力装［Ｂに接続されているバスライン、９及び１０はゲ
ート６〜５の切り替え全行なうコントロールライン、１
１は第１のバツフアメモリ１のデータを扱うバスライン
、１２は第２のバツフアメモリ２のデータ全扱うバスラ
インである。
から入出力装置Ｂヘデータ転送を行なう場合？考える。
まず、コントロールライン９をアクティブ、コントロー
ルラインＩＣ１−インアクティブとして、入出力装置Ａ
からバスライン７−ゲート３−バスライン全経由して第
１のバッファメモリ１にデータを曹き込む。第１のバツ
フアメモリ１の容量分データ転送が完了すると、コント
ロールライン９をインアクティブ、コントロールライン
１０ｔ−アクティブにする。それにより、入出力装置Ａ
からバスライン７−１’−ト５−バスライン１２Ｔｈ経
由して第２のバッファメモリ２にデータを書き込む。
ルラインＩＣ１−インアクティブとして、入出力装置Ａ
からバスライン７−ゲート３−バスライン全経由して第
１のバッファメモリ１にデータを曹き込む。第１のバツ
フアメモリ１の容量分データ転送が完了すると、コント
ロールライン９をインアクティブ、コントロールライン
１０ｔ−アクティブにする。それにより、入出力装置Ａ
からバスライン７−１’−ト５−バスライン１２Ｔｈ経
由して第２のバッファメモリ２にデータを書き込む。
また、それと同時に、第１のバツフアメモリ１よりバス
ライン１１−ゲート４ｔ−経由して入出力装置Ｂヘデー
タ転送？行なう。第２のバツフアメモリ２の容量分デー
タ転送が完了すると、またコントロールライン９全アク
テイブ、コントロールライン１０奮インアクテイブとし
て、データ転送を行なう。この動作のくり返しにより、
入出力装置Ａから、入出力装置Ｂへ多量のデータ全高速
に転送７行なう。
ライン１１−ゲート４ｔ−経由して入出力装置Ｂヘデー
タ転送？行なう。第２のバツフアメモリ２の容量分デー
タ転送が完了すると、またコントロールライン９全アク
テイブ、コントロールライン１０奮インアクテイブとし
て、データ転送を行なう。この動作のくり返しにより、
入出力装置Ａから、入出力装置Ｂへ多量のデータ全高速
に転送７行なう。
〔発明が解決しようとする問題点〕
従来のメモリ制御装置は、以上のように構成されている
ので、一方の入出力装置Ａから他方の入出力装＃Ｂにデ
ータ転送を行う場合２系統のｌ（ＡＭ用バスラインと、
４つのゲート回路全必要としなければならず、メモリ制
御装置を構成している回路、素子等の金物の数及び回路
、素子間？接続するプリント基板上のパターンの本数が
、美大になるという問題点があった。
ので、一方の入出力装置Ａから他方の入出力装＃Ｂにデ
ータ転送を行う場合２系統のｌ（ＡＭ用バスラインと、
４つのゲート回路全必要としなければならず、メモリ制
御装置を構成している回路、素子等の金物の数及び回路
、素子間？接続するプリント基板上のパターンの本数が
、美大になるという問題点があった。
この発明は、上記の様な問題点を解消するためになされ
たもので、高速なデータ転送？可能ならしめた上で使用
する回路、素子等の金物の数を削減できると共に、プリ
ント基板上のパターンの本数全減少できるメモリ制御装
置を得ることを目的とする。
たもので、高速なデータ転送？可能ならしめた上で使用
する回路、素子等の金物の数を削減できると共に、プリ
ント基板上のパターンの本数全減少できるメモリ制御装
置を得ることを目的とする。
この発明に係るメモリ制御装置は、ＲＡＭ用バスライン
全一系統とし、データ切替え用ゲートを二回路にすると
共に、該データ切替え用ゲートの制御及びデータ転送全
ＤＭＡコントローラ２チヤンネル？使用して行ない、そ
のＤＭＡコントローラのオートイニシャライズ機能によ
り、ベースアドレスｆ、９．互に曹きかえるものである
。
全一系統とし、データ切替え用ゲートを二回路にすると
共に、該データ切替え用ゲートの制御及びデータ転送全
ＤＭＡコントローラ２チヤンネル？使用して行ない、そ
のＤＭＡコントローラのオートイニシャライズ機能によ
り、ベースアドレスｆ、９．互に曹きかえるものである
。
この発明における回路、素子等の数及びパターン本数減
少はＦｔＡＭ用バスラインを一系統にして、ゲート回路
全減少したことにより実現され、その制御にＤＭＡコン
トローラを用いることによシ。
少はＦｔＡＭ用バスラインを一系統にして、ゲート回路
全減少したことにより実現され、その制御にＤＭＡコン
トローラを用いることによシ。
従来通夛の高速性は維持できる。
以下、この発明の一実施例を図について説明する。第１
図、第２図において、１６はバツフアメモリ、１４はＤ
ＭＡ開始アドレス、１５はＤＭＡ開始アドレス１４と対
になって設定されるＤＭＡ開始アドレス、１６は後述す
る第１の入出力装置側のゲート、１７は後述する第２の
入出力装置側のゲート、１８は第１の入出力装置、１９
は第２の入出力装置、２０はアドレスレジスタ、カウン
タ（カウンタの代りに転送終了のメモリアドレス全書き
込むレジスタの場合もある）及びステータスレジスタ等
を内蔵したＤＭＡコントローラ及びその周辺回路（以下
Ｄ〜ＩＡＣと略す）、２１はＤＭＡＣ２Ｇから出るバッ
ファメモリ１６へのＤＭＡアドレス及びコントロール信
号、２２はＤＭＡＣ２０から出るゲート１７のコントロ
ール信号、２３はＤＭＡＣ２０から出るゲート１６のコ
ントロール信号、２４はＤＭＡＣ２０から出る第２の入
出力装置１９のコントロール信号、２５はＤＭＡＣ２Ｑ
から出る第１の入出力装置１８へのコントロール信号、
２６は）ｔＡＭ用の１系統のデータバスライン、２７は
第１の入出力装置１８とゲート１６全つなぐデータライ
ン、２８は第２の入出力装置１９とゲート１７全つなぐ
データライン、２９．３０，３１，３２はデータの流れ
？示している。
図、第２図において、１６はバツフアメモリ、１４はＤ
ＭＡ開始アドレス、１５はＤＭＡ開始アドレス１４と対
になって設定されるＤＭＡ開始アドレス、１６は後述す
る第１の入出力装置側のゲート、１７は後述する第２の
入出力装置側のゲート、１８は第１の入出力装置、１９
は第２の入出力装置、２０はアドレスレジスタ、カウン
タ（カウンタの代りに転送終了のメモリアドレス全書き
込むレジスタの場合もある）及びステータスレジスタ等
を内蔵したＤＭＡコントローラ及びその周辺回路（以下
Ｄ〜ＩＡＣと略す）、２１はＤＭＡＣ２Ｇから出るバッ
ファメモリ１６へのＤＭＡアドレス及びコントロール信
号、２２はＤＭＡＣ２０から出るゲート１７のコントロ
ール信号、２３はＤＭＡＣ２０から出るゲート１６のコ
ントロール信号、２４はＤＭＡＣ２０から出る第２の入
出力装置１９のコントロール信号、２５はＤＭＡＣ２Ｑ
から出る第１の入出力装置１８へのコントロール信号、
２６は）ｔＡＭ用の１系統のデータバスライン、２７は
第１の入出力装置１８とゲート１６全つなぐデータライ
ン、２８は第２の入出力装置１９とゲート１７全つなぐ
データライン、２９．３０，３１，３２はデータの流れ
？示している。
第１図及び第２図に基づいて第１の入出力装置１８から
第２の入出力装置１９ヘデータ転送する場合の動作を説
明する。
第２の入出力装置１９ヘデータ転送する場合の動作を説
明する。
まず、 Ｄ Ｍ Ａ Ｃ２０ｆオートイニシャライズの
モードにして、ＤＭＡ開始アドレス１４全設定し、第１
の入出力装置間１８からバッファメモリ１３へのＤＭＡ
転送２ＤＭＡＣ２ＱのチャネルＯ全使用して開始する。
モードにして、ＤＭＡ開始アドレス１４全設定し、第１
の入出力装置間１８からバッファメモリ１３へのＤＭＡ
転送２ＤＭＡＣ２ＱのチャネルＯ全使用して開始する。
′データ転送量はバッファメモ１月６のｇｔの半分、す
々わちＤＭＡ開始アドレス１５の一つ前のアドレスまで
としておく。データ転送開始後、ＤＭＡＣ２０のチャネ
ル０のベースアドレスｉＤＭＡ開始アドレス１５に設定
する。第１の入出力装置１８からバツフアメモリ１６へ
バス２９によるＤＭＡ転送が完了すると自動的に第１の
入出力装置１８からバツフアメモリ１６へバス６２によ
るデータ転送７行う。バス６２によるＤＭＡ転送が始ま
ると、チャネルＯのベースアドレスはＤＭＡ開始アドレ
ス１４に再び設定する。バス２９によるデータ転送完了
後、ＤＭＡＣ２０のチャネル１のペースアドレス２ＤＭ
Ａ開始アドレス１４に設定してバツフアメモリ１６から
第２の入出力装置１９へのＤＭＡ転送全チャネル１を使
用して開始する。データ転送量はバツフアメモリ１６の
容量の半分としておく。バス６１によるデータ転送開始
後、Ｄ ＭＡ Ｃ２０のチャネル１のベースアドレス＝
ｉＤＭＡ開始アドレス１５に設定しておく。バッファメ
モリ１６から第２の入出力装置１１ｔ１９ヘバス６１に
よるＤＭＡ転送が完了すると、自動的にバッファメモリ
１６から第２の入出力装置１９ヘバス６０によるデータ
転送全行う。バス６０によるデータ転送が始まると、チ
ャネル１０ペースアドレスはＤＭＡ開始アドレス１４に
再び設定する。
々わちＤＭＡ開始アドレス１５の一つ前のアドレスまで
としておく。データ転送開始後、ＤＭＡＣ２０のチャネ
ル０のベースアドレスｉＤＭＡ開始アドレス１５に設定
する。第１の入出力装置１８からバツフアメモリ１６へ
バス２９によるＤＭＡ転送が完了すると自動的に第１の
入出力装置１８からバツフアメモリ１６へバス６２によ
るデータ転送７行う。バス６２によるＤＭＡ転送が始ま
ると、チャネルＯのベースアドレスはＤＭＡ開始アドレ
ス１４に再び設定する。バス２９によるデータ転送完了
後、ＤＭＡＣ２０のチャネル１のペースアドレス２ＤＭ
Ａ開始アドレス１４に設定してバツフアメモリ１６から
第２の入出力装置１９へのＤＭＡ転送全チャネル１を使
用して開始する。データ転送量はバツフアメモリ１６の
容量の半分としておく。バス６１によるデータ転送開始
後、Ｄ ＭＡ Ｃ２０のチャネル１のベースアドレス＝
ｉＤＭＡ開始アドレス１５に設定しておく。バッファメ
モリ１６から第２の入出力装置１１ｔ１９ヘバス６１に
よるＤＭＡ転送が完了すると、自動的にバッファメモリ
１６から第２の入出力装置１９ヘバス６０によるデータ
転送全行う。バス６０によるデータ転送が始まると、チ
ャネル１０ペースアドレスはＤＭＡ開始アドレス１４に
再び設定する。
以上述べた動作金繰返すことによりバス６１と６２によ
るＤＭＡ転送が、また同時にバス２９と６０によるＤＭ
Ａ転送が行われることとなり、ダブルバッファと同等の
機器全発揮する。
るＤＭＡ転送が、また同時にバス２９と６０によるＤＭ
Ａ転送が行われることとなり、ダブルバッファと同等の
機器全発揮する。
なお、上記実施例では、バッファメモリ１３を２分割し
てＤＭＡコントローラのチャネル０とチャネル１を使用
してＤＭＡ転送７行ったが、バッフアメモリ１６？４分
割にして、チャネルｔＯから６まで４チヤネル？使用し
て、４つの入出力装置間でデータ転送をさせるような構
成にしてもよい。
てＤＭＡコントローラのチャネル０とチャネル１を使用
してＤＭＡ転送７行ったが、バッフアメモリ１６？４分
割にして、チャネルｔＯから６まで４チヤネル？使用し
て、４つの入出力装置間でデータ転送をさせるような構
成にしてもよい。
以上のように、この発明は一系統のｌｔ Ａ Ｍ用ノ（
スライン、偶数の入出力装置に対応したゲート回路及び
入出力装置、）ｔＡＭ、ゲート回路全制御するＤＭＡコ
ントローラにより構成したので、Ｈ７Ｗ量及びプリント
基板上のパターンの本数が減少でき、装置が安価に実現
できる。しかも、高速データ転送も従来通り実現できる
という効果がある。
スライン、偶数の入出力装置に対応したゲート回路及び
入出力装置、）ｔＡＭ、ゲート回路全制御するＤＭＡコ
ントローラにより構成したので、Ｈ７Ｗ量及びプリント
基板上のパターンの本数が減少でき、装置が安価に実現
できる。しかも、高速データ転送も従来通り実現できる
という効果がある。
第１図は、この発明の一実施例によるメモリ制御装置の
ブロック図、第２図は動作の概念図、第３図は従来のメ
モリ制御装置のブロック図である。 １３はＲＡＭ、１６．１７はゲート回路、１８゜１９は
入出力装置、２０はＤＭＡコントローラ及び周辺回路。 特許出願人 三菱電機株式会社 第 １ 図 ２Ｉ：ＶＩＡ了トＬスＡひ コシドローＩしを９考２６
号−クハ′スライユ ２７１″−タラ４シ ２８ テータライシ 第２ｒＡ ２９ パ′又 ３０ ハ゛又 ３１ 、バス ３２ ハ゛又 第 ３ｒ！Ａ
ブロック図、第２図は動作の概念図、第３図は従来のメ
モリ制御装置のブロック図である。 １３はＲＡＭ、１６．１７はゲート回路、１８゜１９は
入出力装置、２０はＤＭＡコントローラ及び周辺回路。 特許出願人 三菱電機株式会社 第 １ 図 ２Ｉ：ＶＩＡ了トＬスＡひ コシドローＩしを９考２６
号−クハ′スライユ ２７１″−タラ４シ ２８ テータライシ 第２ｒＡ ２９ パ′又 ３０ ハ゛又 ３１ 、バス ３２ ハ゛又 第 ３ｒ！Ａ
Claims (1)
- 偶数個の入出力装置と、この入出力装置の数に対応して
分割されるバツフアメモリと、上記入出力装置及びバツ
フアメモリ間で上記入出力装置のうちの１つからバツフ
アメモリへのデータ転送とバツフアメモリから残りの入
出力装置のうちの１つへのデータ転送とを分割されたバ
ツフアメモリと同数のチヤネルにより行うように制御す
るＤＭＡコントローラと、上記バツフアメモリと入出力
装置とのデータの転送を行う一系統のバスラインと、上
記入出力装置に対応する数を有するゲートとを備えたメ
モリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3571786A JPS62192843A (ja) | 1986-02-20 | 1986-02-20 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3571786A JPS62192843A (ja) | 1986-02-20 | 1986-02-20 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192843A true JPS62192843A (ja) | 1987-08-24 |
Family
ID=12449609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3571786A Pending JPS62192843A (ja) | 1986-02-20 | 1986-02-20 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192843A (ja) |
-
1986
- 1986-02-20 JP JP3571786A patent/JPS62192843A/ja active Pending
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