JPS6034651U - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
- Publication number
- JPS6034651U JPS6034651U JP10555084U JP10555084U JPS6034651U JP S6034651 U JPS6034651 U JP S6034651U JP 10555084 U JP10555084 U JP 10555084U JP 10555084 U JP10555084 U JP 10555084U JP S6034651 U JPS6034651 U JP S6034651U
- Authority
- JP
- Japan
- Prior art keywords
- control device
- control
- dma control
- dma
- dma controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は本考案に係るＤＭＡ制御装置の要部構成図、第
２図は本考案の動作を説明するためのタイムチャートで
ある。 １・・・ＣＰＵ、２・・・メモリー、３・・・ＤＭＡコ
ントローラ、４・・・ＣＰＵバス、５・・・Ｉ１０イン
タフェース、６・・・Ｉ１０アドレスバス。
２図は本考案の動作を説明するためのタイムチャートで
ある。 １・・・ＣＰＵ、２・・・メモリー、３・・・ＤＭＡコ
ントローラ、４・・・ＣＰＵバス、５・・・Ｉ１０イン
タフェース、６・・・Ｉ１０アドレスバス。
Claims (1)
- ＣＰＵの実行するプログラムの介在なしに、ＤＭＡコン
トローラの制御下で複数個の入出力装置とメモリーの間
で直接データの転送を行なうＤＭＡ制御装置において、
データ転送のための共通制御はＤＭＡコントローラに、
各入出力装置ごとに必要な制御は各Ｉ１０インタフェー
スにそれぞれ任せるように構成したことを特徴とするＤ
ＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10555084U JPS6034651U (ja) | 1984-07-12 | 1984-07-12 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10555084U JPS6034651U (ja) | 1984-07-12 | 1984-07-12 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034651U true JPS6034651U (ja) | 1985-03-09 |
Family
ID=30247353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10555084U Pending JPS6034651U (ja) | 1984-07-12 | 1984-07-12 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034651U (ja) |
-
1984
- 1984-07-12 JP JP10555084U patent/JPS6034651U/ja active Pending
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