JPS6071965U - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPS6071965U JPS6071965U JP16303483U JP16303483U JPS6071965U JP S6071965 U JPS6071965 U JP S6071965U JP 16303483 U JP16303483 U JP 16303483U JP 16303483 U JP16303483 U JP 16303483U JP S6071965 U JPS6071965 U JP S6071965U
- Authority
- JP
- Japan
- Prior art keywords
- computer system
- interrupt code
- command
- interrupt
- code area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は本考案にかかる計算機システムの一実施例の構
成ブロック図、第２図は第１図のコマンド情報の構成を
示した図である。 ２０・・・・・・ＣＰＵ、３０・・・・・・主記憶装置
、４０・・・・・・Ｉ１０装置、Ａ２・・・・・・中断
コードエリア。
成ブロック図、第２図は第１図のコマンド情報の構成を
示した図である。 ２０・・・・・・ＣＰＵ、３０・・・・・・主記憶装置
、４０・・・・・・Ｉ１０装置、Ａ２・・・・・・中断
コードエリア。
Claims (1)
- 【実用新案登録請求の範囲】 主記憶装置に対してコマンドチェイニングによりＤＭＡ
動作を行なうＩ１０装置を有する計算機システムにおい
て、 前記主記憶装置にセットされていて前記Ｉ１０装置によ
り実行される各コマンド情報に中断コードエリアが設け
られていて、ＣＰＵがコマンドチェイニング動作を中断
したいときに前記中断コードエリアに中断コードを書き
込み、Ｉ１０装置がコマンド情報の中断コードエリアに
中断コードを検出するとコマンドチェイニング動作を中
断することを特徴とする計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16303483U JPS6071965U (ja) | 1983-10-21 | 1983-10-21 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16303483U JPS6071965U (ja) | 1983-10-21 | 1983-10-21 | 計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6071965U true JPS6071965U (ja) | 1985-05-21 |
Family
ID=30357841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16303483U Pending JPS6071965U (ja) | 1983-10-21 | 1983-10-21 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6071965U (ja) |
-
1983
- 1983-10-21 JP JP16303483U patent/JPS6071965U/ja active Pending
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