JPS6057850U - インタフエ−ス制御装置 - Google Patents
インタフエ−ス制御装置Info
- Publication number
- JPS6057850U JPS6057850U JP14925683U JP14925683U JPS6057850U JP S6057850 U JPS6057850 U JP S6057850U JP 14925683 U JP14925683 U JP 14925683U JP 14925683 U JP14925683 U JP 14925683U JP S6057850 U JPS6057850 U JP S6057850U
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- circuit
- control device
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は、本考案によるインタフェース制御装置の一実
施例を示すブロック図である。第２図は、本考案による
第１図のインタフェース制御装置により主記憶装置上に
データが格納される状態を説明するための状態図である
。 １０１・・・・・・中央処理装置、１０２・・・・・・
主記憶装置、１０３・・・・・・共通バス、１０４・・
・・・・インタフェース制御装置、１１０・・・・・・
入力端子群、１１１・・・・・・アナログマルチプレク
サ回路、１１２・・・・・・Ａ／Ｄ変換回路、１１３・
・・・・・スキャンコントロール回路、１１４・・・・
・・バッファ記憶回路、１１５・・・・・・アドレスカ
ウンタ回路、１１６・・・・・・レンジカウンタ回路、
１１７・・・・・・ＤＭＡ制御回路、１１８・・・・・
・オフセットアドレス発生回路、１１９・・・・・・ア
ドレス加算回路。
施例を示すブロック図である。第２図は、本考案による
第１図のインタフェース制御装置により主記憶装置上に
データが格納される状態を説明するための状態図である
。 １０１・・・・・・中央処理装置、１０２・・・・・・
主記憶装置、１０３・・・・・・共通バス、１０４・・
・・・・インタフェース制御装置、１１０・・・・・・
入力端子群、１１１・・・・・・アナログマルチプレク
サ回路、１１２・・・・・・Ａ／Ｄ変換回路、１１３・
・・・・・スキャンコントロール回路、１１４・・・・
・・バッファ記憶回路、１１５・・・・・・アドレスカ
ウンタ回路、１１６・・・・・・レンジカウンタ回路、
１１７・・・・・・ＤＭＡ制御回路、１１８・・・・・
・オフセットアドレス発生回路、１１９・・・・・・ア
ドレス加算回路。
Claims (1)
- データ処理システムに使用され中央処理装置からの命令
語により主記憶装置との間でＤＭＡを行うことができる
インタフェース制御装置であって、前記中央処理装置に
より指定されていて前記主記憶装置に対する転送開始ア
ドレスを格納し、１サイクルのデータ転送の後に内容を
＋１だけ増分するためのアドレスカウンタ回路と、前記
中央処理装置により指定された転送語数を格納し、デー
タを転送するごとに前記転送語数を減算するためのレン
ジカウンタ回路と、前記転送されたデータの属性により
前記アドレスカウンタ回路の内容に対して任意のオフセ
ットアドレス値を加算するためのアドレス加算回路と、
入力すべき前記データに対応して前記アドレス加算回路
に印加すべきオフセットアドレスを発生するためのオフ
セットアドレス発生回路と、前記オフセットアドレスを
前記アドレス加算回路に印加し、前記アドレス加算回路
の出力と前記レンジカウンタ回路の出力とによりデータ
転送を行うためのＤＭＡ制御回路とを具備し、前記入力
すべきデータの属性ごとに前記主記憶装置の異なる番地
エリアにデータを転送することができるように構成した
ことを特徴とするインタフェース制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14925683U JPS6057850U (ja) | 1983-09-27 | 1983-09-27 | インタフエ−ス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14925683U JPS6057850U (ja) | 1983-09-27 | 1983-09-27 | インタフエ−ス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057850U true JPS6057850U (ja) | 1985-04-22 |
Family
ID=30331374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14925683U Pending JPS6057850U (ja) | 1983-09-27 | 1983-09-27 | インタフエ−ス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057850U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989002126A1 (en) * | 1987-08-31 | 1989-03-09 | Fanuc Ltd | Dma control system |
-
1983
- 1983-09-27 JP JP14925683U patent/JPS6057850U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989002126A1 (en) * | 1987-08-31 | 1989-03-09 | Fanuc Ltd | Dma control system |
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