JPS62177975A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にオフセット
ゲート型電界効果ｌ・ランリスタを備える半導体装置の
製造方法に関する。

〔従来の技術〕

近年、半導体装置の高速化、高集積化が進められており
、これに伴って素子の微細化が図られている。例えばガ
リウム−砒素（ＧａＡｓ）ショットキ型電界効果トラン
ジスタを備える半導体装置においても素子の微細化が進
められ”こおり、ゲート電極の微細化やゲートとソース
・ドレイン間の距離の微細化の試みがなされている。第
２図は従来のこの種のトランジスタを模式的に示す図で
あり、半絶縁性基板１１に能動層１２を形成し、この上
にショットキ接触のゲート電極１３と、ソース・ドレイ
ン領域としての高濃度不純物領域１４と、オーミック接
触のソース、ドレインの各コンタクト１５を形成したも
のである。Ｉ６はソース。

ドレインの電極である。

ところで、この種の電界効果トランジスタにおいてゲー
ト電極やソース・ドレインを形成する場合、フォトリソ
グラフィ技術が用いられているが、前記寸法の微細化に
作って位置合わセの精度がイ！（下され、再現性の良い
素子特性を得ることが困難になってきている。

このような、ことから自己整合的にゲート及びソース・
ＩＳレイン領域を形成する→Ｊ゛イ１ｓエツチング法と
称される方法が提案されている。

この方法は、先ず第３図（ａ）のように半絶縁性基板１
１の能動層１２を含む表面全体にゲート金属となる金属
層１７を形成し、この（−に所望のゲート長及びゲート
幅よりも大きい長さ及び幅のレジスト層１８を形成する
。

そして、同図（ｂ）のようにこのレジスト層１８をマス
クにし、て金属層Ｉ７をエツチングし、更に所望の量、
即ちノー）・・ソース間距離、−１に相当する長さの量
だけザイト゛エツチングを施してレジスト層１８の直下
の金属層１７を除去させる。これにより所望の寸法のゲ
ート電極１３が形成される。

次いで、同図（ｃ）のよ・うに基板１１の表面に垂直な
方向から高７廣度の不純物を４１７２１人し７てソース
・１ルイン領域Ｉ４を形成する。このとき、前記チー１
〜電極１３両側イ◇置では前記１−２たサイ１エツチン
グの長さａに相当する領域がレジスト層１８にマスクさ
れろこ２：になり、ごの領域乙こはソース・ドレイン領
域１４は形成されない。

その後、レジスト層１Ｂを除去［ｙ、常法によ、−１て
オーミックコンタクＩ・１５を形成し、中にこの−Ｌ乙
こソース・ドレ・イン電極１６を形成することにより第
２図の構成をｌ）ることかできる。これ１１、＝よりゲ
ート電極１３とソース・トレイン領域１４との距離ａを
極めて小さい値に設定した］・ランリスタを再現性良く
形成できる。

〔発明が解決しようとする問題点〕

）、述した従来の製造方法δＪ１　レジス１層！８の泊
Ｆでサイドエツチングを行っているため、ゲート電極１
３の長さを１、／シスト層１８よりも短くでき、微細化
を進める上での効果（１才人である。

しかしながら、ゲート電極１３に対するソース・ドレイ
ン領域１４は両者共６１′等しい距離に形成され、ごの
ためチー１−電極とソースとの・１法を小さくすると、
これに伴ってゲート電極と１し・インとの間の４法も小
さくなる。

通常、電界効果ｌ・ランリスタの耐圧は、ゲート電極と
トレイン間の寸法が小さい程低下されるため、このよう
な微細化ではトランジスタの耐圧が著しく低下されるこ
とになる。このため、従来ではゲート電極をトレイン寄
りの位置に偏倚して形成したオフセットゲート構造が提
案されてはいるが、前記した自己整合法ではこのオフセ
ソＩ・ゲート構造を形成することは不可能であり、前記
した自己整合法による微細化の利益を受けることは難し
い。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、オフセットゲート 微細化及び良好な再現性を可能にするとともに素子の耐
圧の向−にを達成することである。

本発明の半導体装置の製造方法は、半導体基板の一主面
上にゲート電極を形成するための金属層を形成する工程
と、この金属層＋にゲートりも大きい形状をした第１の
マスクを形成する工程と、この第１のマスク乃至ソース
に亘る領域を覆う第２のマスクを形成する工程と、この
第１及び第２のマスクを用いて前記金属層をパターニン
グしかつ同時にマスク直下の金属層をドレイン側におい
てサイドエツチングする工程と、前記第２のマスクを除
去した後に第１のマスクで金属層をパターニングし同時
にこの金属層を第１のマスク直下の両側におい゛Ｃザイ
ドエソチングする工程と、この第１のマスクを用いてソ
ース・ドレイン領域を形成する二「程とを含むものであ
る。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）〜（ｆ）は本発明をＧ　ａ　Ａ　ｓ電界効
果トランジスタに適用した−・実施例を工程順に示す断
面図である。

先ず、第１図（ａ）のようにＧａ八へ半絶縁性基板１に
能動層２を形成し、このＴｃこゲート電極を構成する金
属層としてのタングステンシリザイト層（ＷＳ　ｉ　＋
１　）　　３を３０００人の厚さに蒸着形成する。そし
て、このＩ−、ｌこポリイミド層４を２０００人の厚さ
に成長させ、その後にフォトレジスト法と０２による反
応性イオンエツチング（ＲＩ　Ｅ）法により、所望のゲ
ート電極の長さ及び幅よりも若干大きなゲート勺法、こ
こでは１．２μｍのゲート長にポリイミド層４をパター
ン形成し７て第１のマスクとして構成する。

ついで、同図（ｂ）のように全面るこソ」トレジスト５
を形成しかつこのフォＩ・レジスト５をバターニングし
て第２のマスクとして構成する。このフォトレジスト５
は前記第１のマスク４−１−及び段重「程で形成するソ
ース領域相当箇所に亘る領域を覆うように形成している
が、トレイン側Ｃ，−は存在しないように形成している
。

その十で、同図（ｃ）のように前記タングステンシリサ
イド層３に対して、前記第１及び第２のマスク４．５を
用いたＳＦ６によるプラズマエツチングを２回に分けて
行い、最初は基板１の表面が露出するまで異方性の高い
ＲＩ　Ｅ法で行い、次ｔこ等方１牛エソ千ングを行う。

これによりタンゲスう−ンシリ・リイト層３は］１１１
記第１のマスク４の１゛ｉ／イン側の端部から長さ０．
２〜０．５μＩｌｉだ目短くされた状態でサイトエツチ
ングが行われる。

次いで、前記第２のマスク５を除去し７、今度は第１の
マスク４のみを用い一〇再度Ｓ　Ｆ６によるプラズマエ
ツチング法によりタングステンシリ４ＪイＦ層３をエツ
チングする。この場合にも基板ｌが商量するまでの異ｙ
Ｊ１ノ■３．．ソ了−ングを先乙こ行い、その後に等方
性エツチングによりサイドエツチングを行う。この結果
、同図（ｄ）のように、タングステンシリザイｌ′層３
は第１のマスク４に対１．−ｉ’ソース・ドレイン側で
夫々０．２．ｏｍ稈度号イ１“エツチングされる。どの
ため、トレイン側では先の再度エツチングと併せて、合
酊で０．４〜０．７ｔＩｍ再度エソ千ングされるごとに
なり、ごれで第１のマスク４Ｑこ対して偏倚されたデー
１−電極として構成される。

その後、第１のマスク４を利用して基板１に垂直方向か
らＺＢＳ＋＋のイオンを？’＋大した後、０２プラズマ
を用いて第１のマスク４を除去する。更に、同図（ｅ）
のように全面にシリコン窒化膜６を１０００人形成した
後に基板を８００℃でアニールして前記イオン注入領域
を活性化し、高濃度のソース・ドレイン領域７を形成す
る。

しかる七で、同図（ｆ）のように、シリ−フン窒化膜６
を弗酸で除去した後、常法によりソース・ドレイン領域
７１−にオーミックコンタクト８及びソース・ドレイン
電極９を形成することにより完成する。

したがって、この工程によれば、ゲート電極３は第１及
び第２のマスク４，５を用いた自己整合法によって形成
することができる。また、この際に第１及び第２のマス
ク４．５を用いてトレイン側をサイドエツチングし、そ
の後に第１のマスク４のみを用いてソース・ドレイン側
を夫々サイドエツチングしているので、ドレイン側のサ
イドエツチング量をソース側よりも大きくした状態でゲ
ート電極を形成でき、ゲート電極をオフセントに形成で
きる。したがって、フォトレジス１一工程を利用する必
要し１なく、微細でかつ再現＋’ｌの良いオフセット構
造のゲート電極を容易に形成することができる。特に、
このオフセソｌ−＆、：よりり−ト・ドレイン寸法を大
きくでき、ｌ・ランジスタ耐圧を向上できる。

ここで、デー１電極は他の材質のものを用いることがで
きるのは言うまでもない。また、第１及び第２のマスク
の材質も適宜変更することができる。また、本発明は化
合物半導体装置のみならずシリコンを用いた半導体装置
にも同様に適用できる。

〔発明の効果〕

以上説明したように本発明は、ゲート電極用の金属層上
にゲート電極よりも大きい形状をした第１のマスクを形
成するとともにこの第１のマスク上乃至ソース領域を覆
う第、２のマスクを形成し、この第１及び第２のマスク
を用いて前記金属層をバターニングしかつこれをサイド
エツチングし、また前記第２のマスクを除去した後に第
１のマスクで金属層をバターニングしかつこれをザイド
エソチングし、しかる上でこの第１のマスクを用いてソ
ース・ドレイン領域を形成する］−程を含んでいるので
、ゲート電極を自己整合法を用いてしかもソース側に偏
倚配置したオフセントゲート構造に構成することができ
る。これにより、ツメ］・レジスト工程を不要にしてゲ
ート電極を微細にかつ再現性よく形成でき、しかもゲー
ト・ドレイン間寸法を任意に設定してトランジスタの高
耐圧化を達成できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の一実施例を工程順に示
す断面図、第２図は化合物半導体装置の一般的な構造を
示す断面図、第３図（ａ）〜（Ｃ）は従来の製造方法を
工程順に示す断面図である。 １・・・Ｇ　ａ　Ａ　ｓ半絶縁性基板、２・・・能動層
、３・・・タングステンシリサイド層、４・・・ポリイ
ミド層（第１のマスク）、５・・・フォトレジスト（第
２のマスク）、６・・・シリコン窒化膜、７・・・ソー
ス・ドレイン領域、８・・・オーミックコンタクト、９
・・・ソース・ドレイン電極、１１・・・Ｇ　ａ　Ａ　
ｓ半絶縁性基板、１２・・・能動層、１３・・・ゲート
電極、１４・・・ソース・ドレイン領域、１５・・・オ
ーミソダニ１ンタクト、１６・・・ソース・ドレイン電
極。 綜 ｕ　　　　　　　　　　　　　　　　　　　　　　１コ
第１図　：、）ｓ；ｔ□、よ ンーヌ・Ｙ冒湾石ζ 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の一主面上にゲート電極を形成するた
   めの金属層を形成する工程と、この金属層上にゲート電
   極よりも大きい形状をした第１のマスクを形成する工程
   と、この第１のマスク乃至ソースに亘る領域を覆う第２
   のマスクを形成する工程と、この第１及び第２のマスク
   を用いて前記金属層をパターニングしかつ同時にマスク
   直下の金属層をドレイン側においてサイドエッチングす
   る工程と、前記第２のマスクを除去した後に第１のマス
   クで金属層をパターニングし同時にこの金属層を第１の
   マスク直下の両側においてサイドエッチングする工程と
   、この第１のマスクを用いてソース・ドレイン領域を形
   成する工程とを含むことを特徴とする半導体装置の製造
   方法。