JPS62163395A - 基板に導電回路を形成する方法 - Google Patents
基板に導電回路を形成する方法Info
- Publication number
- JPS62163395A JPS62163395A JP61005645A JP564586A JPS62163395A JP S62163395 A JPS62163395 A JP S62163395A JP 61005645 A JP61005645 A JP 61005645A JP 564586 A JP564586 A JP 564586A JP S62163395 A JPS62163395 A JP S62163395A
- Authority
- JP
- Japan
- Prior art keywords
- copper
- substrate
- plating
- sides
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
- H05K1/095—Dispersed materials, e.g. conductive pastes or inks for polymer thick films, i.e. having a permanent organic polymeric binder
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0203—Fillers and particles
- H05K2201/0206—Materials
- H05K2201/0209—Inorganic, non-metallic particles
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
- H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1423—Applying catalyst before etching, e.g. plating catalyst in holes before etching circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
- H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
- H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
- H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4685—Manufacturing of cross-over conductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、基板に導電回路を形成する方法に係り、特に
新規開発された銅めっき性の良好な３０立電ペーストを
有効に利用し、基板の両面に少なくとも４層の導電回路
を形成することができ、しかも抵抗ペーストによる超薄
型の抵抗回路又は誘電体ペーストによる超薄型の蓄電回
路を可能とし得る画期的な方法に関する。
新規開発された銅めっき性の良好な３０立電ペーストを
有効に利用し、基板の両面に少なくとも４層の導電回路
を形成することができ、しかも抵抗ペーストによる超薄
型の抵抗回路又は誘電体ペーストによる超薄型の蓄電回
路を可能とし得る画期的な方法に関する。
従来技術
ｌＪｔ来、胴貼積層基板に抵抗回路又は蓄電回路を形成
するには、リード締付又はチップ型の抵抗器又はコンデ
ンサを銅箔回路に半田付けする方法が採用されていた。
するには、リード締付又はチップ型の抵抗器又はコンデ
ンサを銅箔回路に半田付けする方法が採用されていた。
このため完成品としての基板の厚さが大きくなるばかり
でなく、コンデンサの取付けや半田付は作業に多くの工
数がかかり、また抵抗器やコンデンサ自体のコストもか
なり高いため、抵抗回路又は蓄電回路を含むプリント配
線基板が高価となる欠点があった。またこのような従来
例によると、プリント配線基板の実装密度が低く、軽量
化、製造工程の省力化も極めて困デ「であり、半田付は
作業が不可欠のため、誤配線や抵抗器又はコンデンサの
挿入ミスが生ずるおそれがあった。
でなく、コンデンサの取付けや半田付は作業に多くの工
数がかかり、また抵抗器やコンデンサ自体のコストもか
なり高いため、抵抗回路又は蓄電回路を含むプリント配
線基板が高価となる欠点があった。またこのような従来
例によると、プリント配線基板の実装密度が低く、軽量
化、製造工程の省力化も極めて困デ「であり、半田付は
作業が不可欠のため、誤配線や抵抗器又はコンデンサの
挿入ミスが生ずるおそれがあった。
また従来、銅箔を用いたプリント基板においては、そこ
に形成される導電回路がある程度以上複雑となると、該
導電回路のある部分と他の部分とを電気的に接続する必
要性が生ずるが、従来技術ではプリント基板の片面に２
層以上Ｃ）導電回路を工業的に形成することはできなか
ったので、この場合両面スルホール基板を用いていたが
、該両面スルホールｉ＋Ｊｌｉを用いた場合でも、両面
に合計２層の導電回路を形成できるのが限度であった。
に形成される導電回路がある程度以上複雑となると、該
導電回路のある部分と他の部分とを電気的に接続する必
要性が生ずるが、従来技術ではプリント基板の片面に２
層以上Ｃ）導電回路を工業的に形成することはできなか
ったので、この場合両面スルホール基板を用いていたが
、該両面スルホールｉ＋Ｊｌｉを用いた場合でも、両面
に合計２層の導電回路を形成できるのが限度であった。
なおセラミックス基板を用いた場合には、従来から片面
に２層以上の導電回路を形成する提案がなされているが
、例えばハイブリッドＩＣの場合には導電回路及び端子
に白金−パラジウム又は恨−パラジウムの貴金属ペース
＋−ａＭを使用し、抵抗体の主成分には酸化ルテニウム
系のペースト類を印刷し、高温焼成（７００〜１０００
℃）して回路を形成する方法が主流である。またアルミ
ナグリーンシートにタングステン（Ｗペースト）と絶縁
ペーストを交互に印刷して回路を形成してできたものを
１６００°Ｃ前後で焼成して基板の片面に２層以上の導
電回路を形成することも提案されているが、これらの高
温焼成を必要とする方法では、各部を構成する材料が限
定され、また設備費も高くつく欠点があり、電子機器の
一般用プリント配線基板には使用し難い欠点があった。
に２層以上の導電回路を形成する提案がなされているが
、例えばハイブリッドＩＣの場合には導電回路及び端子
に白金−パラジウム又は恨−パラジウムの貴金属ペース
＋−ａＭを使用し、抵抗体の主成分には酸化ルテニウム
系のペースト類を印刷し、高温焼成（７００〜１０００
℃）して回路を形成する方法が主流である。またアルミ
ナグリーンシートにタングステン（Ｗペースト）と絶縁
ペーストを交互に印刷して回路を形成してできたものを
１６００°Ｃ前後で焼成して基板の片面に２層以上の導
電回路を形成することも提案されているが、これらの高
温焼成を必要とする方法では、各部を構成する材料が限
定され、また設備費も高くつく欠点があり、電子機器の
一般用プリント配線基板には使用し難い欠点があった。
そこで上記した従来方法の欠点を改良するものとして、
例えばポリマ基板等の低温処理を対象としたプリント基
板の片面に２層以上の導電回路を工業的に形成する技術
の確立が望まれるが、そのためには導電性及び金属めっ
き性、特に銅めっき性が良好な安価な銅導電ペーストの
開発が必要とされた。しかしながら、この銅導電ペース
トによると、ペーストを硬化させるための加熱（１５０
°Ｃ前後）が必要となるが、銅はその特性から銀等の貴
金属とは逆に掻めて酸化し易いため、この加熱によって
ペースト中の銅粉末が酸化して電気抵抗が大きくなると
共に半田付性が悪化するという欠点があり、実用化が困
難とされていた。また加熱硬化された銅導電ペーストに
金属めっきを施すには、通常その表面をキャタリスト（
触媒）を用いて活性化し、バインダとしての樹脂層から
銅粉の粒子を露出させ、いわゆるめっきの核を作る工程
が必要とされ、多くの工数がかかる欠点があった。
例えばポリマ基板等の低温処理を対象としたプリント基
板の片面に２層以上の導電回路を工業的に形成する技術
の確立が望まれるが、そのためには導電性及び金属めっ
き性、特に銅めっき性が良好な安価な銅導電ペーストの
開発が必要とされた。しかしながら、この銅導電ペース
トによると、ペーストを硬化させるための加熱（１５０
°Ｃ前後）が必要となるが、銅はその特性から銀等の貴
金属とは逆に掻めて酸化し易いため、この加熱によって
ペースト中の銅粉末が酸化して電気抵抗が大きくなると
共に半田付性が悪化するという欠点があり、実用化が困
難とされていた。また加熱硬化された銅導電ペーストに
金属めっきを施すには、通常その表面をキャタリスト（
触媒）を用いて活性化し、バインダとしての樹脂層から
銅粉の粒子を露出させ、いわゆるめっきの核を作る工程
が必要とされ、多くの工数がかかる欠点があった。
なお、実公昭５５〜４２４６０には、片面に２層以上の
導電回路を形成するため、絶縁被膜層に高絶縁性レジス
トポリブタジェンを用い、銅被膜で被覆する下地回路に
例えばフェノール樹脂２０％、銅粉６３％及び溶剤１７
％からなる接着剤ペーストを用い、該接着剤ペーストに
無電解めっき法で２０μｍまで肉付けを行い、銅被膜を
被着させる考案が開示されてはいるが、上記のような理
由により、該考案が工業的に実施された例はないのが現
状である。
導電回路を形成するため、絶縁被膜層に高絶縁性レジス
トポリブタジェンを用い、銅被膜で被覆する下地回路に
例えばフェノール樹脂２０％、銅粉６３％及び溶剤１７
％からなる接着剤ペーストを用い、該接着剤ペーストに
無電解めっき法で２０μｍまで肉付けを行い、銅被膜を
被着させる考案が開示されてはいるが、上記のような理
由により、該考案が工業的に実施された例はないのが現
状である。
本願出願人においては、上記のような欠点をすべて除去
し得る銅導電ペーストを開発すべく、多年にわたり研究
を行って来たが、遂にこれを完成し、その工業化に成功
し、たものである。それは、銅粉末と合成樹脂に加えて
特殊添加剤として例えばアントラセンを微量添加したも
ので、（掬アサヒ化学研究所製銅導電ペーストＡＣＰ−
０２０，ＡＣＰ−０３０及びＡＣＰ−００７Ｐとして実
用化の段階に至らしめたものである。ＡＣＰ−０２０な
るｉＭ Ｂ電ペーストは、銅粉末８０重■％、合成樹脂
２０重箪％を生成分とし、導電性の極めて良好なもので
あるが、半田付性がやや劣るものである。ＡＣＰ〜０３
０なるｔ同導電ペーストは、銅粉末８５重星％、合成樹
脂１５重量％を生成分とし、導電性はＡＣＰ〜０２０よ
り若干劣るが半田付性が良好なものである。またＡＣＰ
−００７Ｐなる銅導電ペーストは、このＡＣＰ−Ｑ３Ｑ
を改良し、キャタリストなしで金属めっき、例えば銅の
化学めっきをその硬化塗膜の上に施すことができるよう
にしたもので、金属めっき性の非常に優れたものである
。
し得る銅導電ペーストを開発すべく、多年にわたり研究
を行って来たが、遂にこれを完成し、その工業化に成功
し、たものである。それは、銅粉末と合成樹脂に加えて
特殊添加剤として例えばアントラセンを微量添加したも
ので、（掬アサヒ化学研究所製銅導電ペーストＡＣＰ−
０２０，ＡＣＰ−０３０及びＡＣＰ−００７Ｐとして実
用化の段階に至らしめたものである。ＡＣＰ−０２０な
るｉＭ Ｂ電ペーストは、銅粉末８０重■％、合成樹脂
２０重箪％を生成分とし、導電性の極めて良好なもので
あるが、半田付性がやや劣るものである。ＡＣＰ〜０３
０なるｔ同導電ペーストは、銅粉末８５重星％、合成樹
脂１５重量％を生成分とし、導電性はＡＣＰ〜０２０よ
り若干劣るが半田付性が良好なものである。またＡＣＰ
−００７Ｐなる銅導電ペーストは、このＡＣＰ−Ｑ３Ｑ
を改良し、キャタリストなしで金属めっき、例えば銅の
化学めっきをその硬化塗膜の上に施すことができるよう
にしたもので、金属めっき性の非常に優れたものである
。
目 的
本発明は、上記した従来技術の欠点を除くと共に、上記
新開発された銅めっき性の良好な銅導電ペーストを有効
に用いるためになされたものであって、その目的とする
ところは、胴貼積層基板に形成された銅箔からなる第１
Ｎ導電回路のうち第２層導電回路と電気的に接続する必
要がある部分にのみ上記新開発された金屈めつき性の良
好な銅導電ペーストを塗布して加熱硬化させ、その上に
銅の化学めっき等の金属めっきを施し、酸１ｌｉｉ導電
ペーストの導電性を銅箔と同程度に向上させて、第２層
導電回路となし、銅箔を用いたプリント基板等の基板の
片面に電気的に接続された少なくとも２層の導電回路を
形成することであり、またこれによって両面に少なくと
も４層の導電回路を形成し得るようにし、両面スルホー
ル基板における導電回路の形成工程を飛躍的に簡略化し
、また完成品としてのプリント基板のコストを従来品の
約１／２に低減させることである。また他の目的は、基
板両面の耐めっきレジスト上に所定の電気抵抗値を有す
る抵抗ペーストを塗布して加熱硬化させ、該抵抗ペース
トとその両側の第１層導電回路又は第２層導電回路とを
電気的に接続するように導電性の良好な端子用導電ペー
ストを塗布して加熱硬化させて基板の両面に抵抗回路を
形成し、次いでスルホール内周面を活性化処理して、こ
こに無電解銅めっきを施し、基板両面の第１層導電回路
を電気的に接続し、基板の両面に抵抗回路を含む少なく
とも４層の導電回路を形成することにより、従来の抵抗
器、その基板への挿入又は接着作業及び半田付は作業を
不要とすることであり、またこれによって超薄型の抵抗
回路を提供することである。更に他の目的は、第１層導
電回路又は第２層導電回路の一部に蓄電作用を有する誘
電体ペーストを塗布して加熱硬化させ、該誘電体ペース
トと耐めっきレジストにより絶縁された第１層導電回路
又は第２層導電回路とを電気的に接続するように導電性
の良好な端子用導電ペーストを塗布して加熱硬化させて
基板の両面に蓄電回路を形成し、次いでスルホール内周
面を活性化処理してここに無電解銅めっきを施し、基板
両面の第１層導電回路を電気的に接続し、基板の両面に
蓄電回路を含む少なくとも４層の導電回路を形成するこ
とにより、従来のコンデンサ、その基板への挿入又は接
着作業及び半田付は作業を不要とすることであり、また
これによって超薄型の蓄電回路を形成することである。
新開発された銅めっき性の良好な銅導電ペーストを有効
に用いるためになされたものであって、その目的とする
ところは、胴貼積層基板に形成された銅箔からなる第１
Ｎ導電回路のうち第２層導電回路と電気的に接続する必
要がある部分にのみ上記新開発された金屈めつき性の良
好な銅導電ペーストを塗布して加熱硬化させ、その上に
銅の化学めっき等の金属めっきを施し、酸１ｌｉｉ導電
ペーストの導電性を銅箔と同程度に向上させて、第２層
導電回路となし、銅箔を用いたプリント基板等の基板の
片面に電気的に接続された少なくとも２層の導電回路を
形成することであり、またこれによって両面に少なくと
も４層の導電回路を形成し得るようにし、両面スルホー
ル基板における導電回路の形成工程を飛躍的に簡略化し
、また完成品としてのプリント基板のコストを従来品の
約１／２に低減させることである。また他の目的は、基
板両面の耐めっきレジスト上に所定の電気抵抗値を有す
る抵抗ペーストを塗布して加熱硬化させ、該抵抗ペース
トとその両側の第１層導電回路又は第２層導電回路とを
電気的に接続するように導電性の良好な端子用導電ペー
ストを塗布して加熱硬化させて基板の両面に抵抗回路を
形成し、次いでスルホール内周面を活性化処理して、こ
こに無電解銅めっきを施し、基板両面の第１層導電回路
を電気的に接続し、基板の両面に抵抗回路を含む少なく
とも４層の導電回路を形成することにより、従来の抵抗
器、その基板への挿入又は接着作業及び半田付は作業を
不要とすることであり、またこれによって超薄型の抵抗
回路を提供することである。更に他の目的は、第１層導
電回路又は第２層導電回路の一部に蓄電作用を有する誘
電体ペーストを塗布して加熱硬化させ、該誘電体ペース
トと耐めっきレジストにより絶縁された第１層導電回路
又は第２層導電回路とを電気的に接続するように導電性
の良好な端子用導電ペーストを塗布して加熱硬化させて
基板の両面に蓄電回路を形成し、次いでスルホール内周
面を活性化処理してここに無電解銅めっきを施し、基板
両面の第１層導電回路を電気的に接続し、基板の両面に
蓄電回路を含む少なくとも４層の導電回路を形成するこ
とにより、従来のコンデンサ、その基板への挿入又は接
着作業及び半田付は作業を不要とすることであり、また
これによって超薄型の蓄電回路を形成することである。
また他の目的は、このように基１反の両面に抵抗回路又
は蓄電回路を含む少なくとも４層の導電回路を形成する
ことにより、プリント配線基板の実装密度の向上、軽量
化及び製造工程の省力化を図り、また誤配線や抵抗器や
コンデンサの挿入ミスのおそれをなくし、プリント配線
基板の抵抗回路及び蓄電回路の信頼性を向上させ、コス
トの低減を図ることであ、る。
は蓄電回路を含む少なくとも４層の導電回路を形成する
ことにより、プリント配線基板の実装密度の向上、軽量
化及び製造工程の省力化を図り、また誤配線や抵抗器や
コンデンサの挿入ミスのおそれをなくし、プリント配線
基板の抵抗回路及び蓄電回路の信頼性を向上させ、コス
トの低減を図ることであ、る。
構成
要するに本発明（特定発明）は、両面銅貼積層基板にス
ルホールの穴あけ加工を施してキャタリスト処理を行い
、次いで前記基板を水洗、乾燥し、該基板の両面の銅箔
にエツチング加工を施して銅箔による複数の第１層導電
回路を該基板の両面に形成し、該第１Ｎ導電回路の部分
を残して前記基板の両面に耐めっきレジストを塗布して
加熱硬化させ、前記基板の両面の前記複数の第１層導電
回路の一部を互いに電気的に接続するように銅めっき性
の良好な銅導電ペーストを塗布して加熱硬化させ、この
状態で前記基板にめっき前処理を施して後、前記銅導電
ペーストの表面に化学銅めっきを施し、原調めっき層と
該銅導電ペーストとにより第２層導電回路を前記基板の
両面に形成し、次いで前記スルホール及びその周囲の前
記第１層導電回路の部分を残して耐めっきレジストを塗
布して加熱硬化させ、前記スルホール内周面を対象とし
た活性化処理を施して後、該スルホール内周面に無電解
銅めっきを施し、前記基板の両面の前記第１層導電回路
を原調めっき層で電気的に接続し、該基板の両面に少な
くとも４層の導電回路を形成することを特徴とするもの
である。
ルホールの穴あけ加工を施してキャタリスト処理を行い
、次いで前記基板を水洗、乾燥し、該基板の両面の銅箔
にエツチング加工を施して銅箔による複数の第１層導電
回路を該基板の両面に形成し、該第１Ｎ導電回路の部分
を残して前記基板の両面に耐めっきレジストを塗布して
加熱硬化させ、前記基板の両面の前記複数の第１層導電
回路の一部を互いに電気的に接続するように銅めっき性
の良好な銅導電ペーストを塗布して加熱硬化させ、この
状態で前記基板にめっき前処理を施して後、前記銅導電
ペーストの表面に化学銅めっきを施し、原調めっき層と
該銅導電ペーストとにより第２層導電回路を前記基板の
両面に形成し、次いで前記スルホール及びその周囲の前
記第１層導電回路の部分を残して耐めっきレジストを塗
布して加熱硬化させ、前記スルホール内周面を対象とし
た活性化処理を施して後、該スルホール内周面に無電解
銅めっきを施し、前記基板の両面の前記第１層導電回路
を原調めっき層で電気的に接続し、該基板の両面に少な
くとも４層の導電回路を形成することを特徴とするもの
である。
また本発明（第２発明）は、両面銅貼積層基板にスルホ
ールの穴あけ加工を施してキャタリスト処理を行い、次
いで前記基板を水洗、乾燥し、該基板の両面の銅箔にエ
ツチング加工を施して銅箔による複数の第１層導電回路
を該基板の両面に形成し、該第１層導電回路の部分を残
して前記基板の両面に耐めっきレジストを塗布して加熱
硬化させ、前記基板の両面の前記複数の第１１１電回路
の一部を互いに電気的に接続するように銅めっき性の良
好な銅導電ペーストを塗布して加熱硬化させ、この状態
で前記基板にめっき前処理を施して後、前記銅導電ペー
ストの表面に化学銅めっきを施し、原調めっき層と該銅
導電ペーストとにより第２層導電回路を前記基板の両面
に形成し、次いで前記基板両面の耐めっきレジスト上に
所定の電気抵抗値を有する抵抗ペーストを傳布して加熱
硬化させ、該抵抗ペーストとその両側の前記第１層導電
回路又は第２層導電回路とを電気的に接続するように導
電性の良好な端子用導電ペーストを塗布して加熱硬化さ
せて前記基板の両面に抵抗回路を形成し、次いで前記ス
ルホール及びその周囲の前記第１層導電回路の部分を残
して耐めっきレジストを塗布して加熱硬化させ、前記ス
ルホール内周面を対象とした活性化処理を施して後、該
スルホール内周面に無電解銅めっきを施し、前記基板の
両面の前記第１層導電回路を原調めっき層で電気的に接
続し、該基板の両面に前記抵抗回路を含む少なくとも４
層の導電回路を形成することを特徴とするものである。
ールの穴あけ加工を施してキャタリスト処理を行い、次
いで前記基板を水洗、乾燥し、該基板の両面の銅箔にエ
ツチング加工を施して銅箔による複数の第１層導電回路
を該基板の両面に形成し、該第１層導電回路の部分を残
して前記基板の両面に耐めっきレジストを塗布して加熱
硬化させ、前記基板の両面の前記複数の第１１１電回路
の一部を互いに電気的に接続するように銅めっき性の良
好な銅導電ペーストを塗布して加熱硬化させ、この状態
で前記基板にめっき前処理を施して後、前記銅導電ペー
ストの表面に化学銅めっきを施し、原調めっき層と該銅
導電ペーストとにより第２層導電回路を前記基板の両面
に形成し、次いで前記基板両面の耐めっきレジスト上に
所定の電気抵抗値を有する抵抗ペーストを傳布して加熱
硬化させ、該抵抗ペーストとその両側の前記第１層導電
回路又は第２層導電回路とを電気的に接続するように導
電性の良好な端子用導電ペーストを塗布して加熱硬化さ
せて前記基板の両面に抵抗回路を形成し、次いで前記ス
ルホール及びその周囲の前記第１層導電回路の部分を残
して耐めっきレジストを塗布して加熱硬化させ、前記ス
ルホール内周面を対象とした活性化処理を施して後、該
スルホール内周面に無電解銅めっきを施し、前記基板の
両面の前記第１層導電回路を原調めっき層で電気的に接
続し、該基板の両面に前記抵抗回路を含む少なくとも４
層の導電回路を形成することを特徴とするものである。
また本発明（第３発明）は、両面銅貼積層基板にスルホ
ールの穴あけ加工を施してキャタリスト処理を行い、次
いで前記基板を水洗、乾燥し、該基板の両面の銅箔にエ
ツチング加工を施して銅箔による複数の第１層導電回路
を該基板の両面に形成し、該第１Ｆｊ導電回路の部分を
残して前記基板の両面に耐めっきレジストを塗布して加
熱硬化させ、前記基板の両面の前記複数の第１層導電回
路の一部を互いに電気的に接続するように銅めっき性の
良好な銅導電ペーストを塗布して加熱硬化させ、この状
態で前記基板にめっき前処理を施して後、前記銅導電ペ
ーストの表面に化学銅めっきを施し、原調めっき層と該
銅導電ペーストとにより第２層導電回路を前記基板の両
面に形成し、次いで前記第１層導電回路又は第２層４電
回路の一部に蓄電作用を存する誘電体ペーストを塗布し
て加熱硬化させ、該誘電体ペーストと前記耐めっきレジ
ストにより絶縁された前記第１層導電回路又は第２層導
電回路とを電気的に接続するように導電性の良好な端子
用導電ペーストを塗布して加熱硬化させて前記基板の両
面に蓄電回路を形成し、次いで前記スルホール及びその
周囲の前記第１層導電回路の部分を残して耐めっきレジ
ストを塗布して加熱硬化させ、前記スルホール内周面を
対象とした活性化処理を施して後、該スルホール内周面
に無電解銅めっきを施し、前記基板の両面の前記第１層
導電回路を原調めっき層で電気的に接続し、該基板の両
面に前記蓄電回路を含む少なくとも４層の導電回路を形
成することを特徴とするものである。
ールの穴あけ加工を施してキャタリスト処理を行い、次
いで前記基板を水洗、乾燥し、該基板の両面の銅箔にエ
ツチング加工を施して銅箔による複数の第１層導電回路
を該基板の両面に形成し、該第１Ｆｊ導電回路の部分を
残して前記基板の両面に耐めっきレジストを塗布して加
熱硬化させ、前記基板の両面の前記複数の第１層導電回
路の一部を互いに電気的に接続するように銅めっき性の
良好な銅導電ペーストを塗布して加熱硬化させ、この状
態で前記基板にめっき前処理を施して後、前記銅導電ペ
ーストの表面に化学銅めっきを施し、原調めっき層と該
銅導電ペーストとにより第２層導電回路を前記基板の両
面に形成し、次いで前記第１層導電回路又は第２層４電
回路の一部に蓄電作用を存する誘電体ペーストを塗布し
て加熱硬化させ、該誘電体ペーストと前記耐めっきレジ
ストにより絶縁された前記第１層導電回路又は第２層導
電回路とを電気的に接続するように導電性の良好な端子
用導電ペーストを塗布して加熱硬化させて前記基板の両
面に蓄電回路を形成し、次いで前記スルホール及びその
周囲の前記第１層導電回路の部分を残して耐めっきレジ
ストを塗布して加熱硬化させ、前記スルホール内周面を
対象とした活性化処理を施して後、該スルホール内周面
に無電解銅めっきを施し、前記基板の両面の前記第１層
導電回路を原調めっき層で電気的に接続し、該基板の両
面に前記蓄電回路を含む少なくとも４層の導電回路を形
成することを特徴とするものである。
以下本発明を図面に示す実施例に基いて説明する。まず
第１図から第１１図により特定発明の方法について説明
すると、最初に第１図に示すように、ポリマ基板等の基
板１の両面に銅箔８を貼りつけて両面銅貼積層基板３を
形成する。次に第２図に示すように、両面銅貼積層基板
３にスルホール４の穴あけ加工を施して、次いで第３図
に示すように、キャタリスト処理を行い、両面銅貼積層
基板３の両面及びスルホール４の内周面４ａに黒点で示
すような金属微粒子５を付着させる。このキャタリスト
処理は、塩化パラジウム（Ｐｄｃｌｚ）、塩化９ｇ （
Ｓｎｃｌ□）の触媒液又はパラジウムのみのアルカリ性
触媒液などで、両面銅貼積層基板３の面を処理し、上記
したようにその表面にパラジウム等の金属微粒子５を付
着させ、これを核として無電解銅めっきにおける銅を析
出させる処理である。
第１図から第１１図により特定発明の方法について説明
すると、最初に第１図に示すように、ポリマ基板等の基
板１の両面に銅箔８を貼りつけて両面銅貼積層基板３を
形成する。次に第２図に示すように、両面銅貼積層基板
３にスルホール４の穴あけ加工を施して、次いで第３図
に示すように、キャタリスト処理を行い、両面銅貼積層
基板３の両面及びスルホール４の内周面４ａに黒点で示
すような金属微粒子５を付着させる。このキャタリスト
処理は、塩化パラジウム（Ｐｄｃｌｚ）、塩化９ｇ （
Ｓｎｃｌ□）の触媒液又はパラジウムのみのアルカリ性
触媒液などで、両面銅貼積層基板３の面を処理し、上記
したようにその表面にパラジウム等の金属微粒子５を付
着させ、これを核として無電解銅めっきにおける銅を析
出させる処理である。
この場合パラジウムと銅は共に金属であり、両物質の間
に界面を作るためのエネルギはほとんど必要がなく、両
物質の原子配列の周１■が略−敗（共に面心立方格子で
、格子定数もパラジウムと銅で３．８８９８人、 ３．
６１５０人とかなり近い）しているので、コロイド状パ
ラジウムの上に銅が次々と析出することになり、このよ
うな金属微粒子５の上に銅めっきを施すことができるの
である。
に界面を作るためのエネルギはほとんど必要がなく、両
物質の原子配列の周１■が略−敗（共に面心立方格子で
、格子定数もパラジウムと銅で３．８８９８人、 ３．
６１５０人とかなり近い）しているので、コロイド状パ
ラジウムの上に銅が次々と析出することになり、このよ
うな金属微粒子５の上に銅めっきを施すことができるの
である。
なお本明細書においては、上記のようなキャタリスト処
理を施してから化学銅めっきを行う方法を「無電解銅め
っき」と称し、銅導電ペーストの上にキャタリスト処理
なしで化学銅めっきを施す方法を「化学銅めっき」と称
して区別することにする。
理を施してから化学銅めっきを行う方法を「無電解銅め
っき」と称し、銅導電ペーストの上にキャタリスト処理
なしで化学銅めっきを施す方法を「化学銅めっき」と称
して区別することにする。
このようにしてキャタリスト処理が終了した後、第４図
に示すように両面銅貼積層基板３を水洗して乾燥し、銅
箔８の表面についた金属微粒子５を洗い落とし、スルホ
ール４の内周面４ａに付着した金属微粒子５だけを残し
て、第５図に示すように第１層導電回路Ｃ２を形成しな
い部分３ａを残して耐エツチングレジスト７を両面銅貼
積層基板３の銅箔に塗布してエツチング加工を施し、銅
箔８による複数の第１層導電回路Ｃ１を基板１の両面に
形成する。この場合スルホール４の周囲には必ず第１層
導電回路Ｃ１が形成されるようにする。
に示すように両面銅貼積層基板３を水洗して乾燥し、銅
箔８の表面についた金属微粒子５を洗い落とし、スルホ
ール４の内周面４ａに付着した金属微粒子５だけを残し
て、第５図に示すように第１層導電回路Ｃ２を形成しな
い部分３ａを残して耐エツチングレジスト７を両面銅貼
積層基板３の銅箔に塗布してエツチング加工を施し、銅
箔８による複数の第１層導電回路Ｃ１を基板１の両面に
形成する。この場合スルホール４の周囲には必ず第１層
導電回路Ｃ１が形成されるようにする。
次に、両面銅貼積層基板３の両面のうち第１層導電回路
Ｃ，を形成しない部分３ａに第７図に示すように、耐め
っきレジスト６ （例えば■アサヒ化学研究所製耐めっ
きレジストＣＲ−２００１）を塗布し、例えば１５０°
Ｃで３０分間加熱して硬化させる。そして第８図に示す
ように、両面銅貼積層基板３の両面の複数の第１層導電
回路Ｃ，の一部を互いに電気的に接続するように、銅め
っき性の良好な銅導電ペースト９（例えば■アサヒ化学
研究所製銅導電ペーストＡＣＰ−００７Ｐ）をスクリー
ン印刷により塗布して、温度１５０℃にて３０乃至６０
分間加熱して硬化させる。
Ｃ，を形成しない部分３ａに第７図に示すように、耐め
っきレジスト６ （例えば■アサヒ化学研究所製耐めっ
きレジストＣＲ−２００１）を塗布し、例えば１５０°
Ｃで３０分間加熱して硬化させる。そして第８図に示す
ように、両面銅貼積層基板３の両面の複数の第１層導電
回路Ｃ，の一部を互いに電気的に接続するように、銅め
っき性の良好な銅導電ペースト９（例えば■アサヒ化学
研究所製銅導電ペーストＡＣＰ−００７Ｐ）をスクリー
ン印刷により塗布して、温度１５０℃にて３０乃至６０
分間加熱して硬化させる。
そしてこの状態で両面銅貼積層基板３にめっき前処理を
施す。このめっき前処理は、例えば力性ソーダ（ＮａＯ
Ｈ）の４乃至５重量％の水溶液で数分間洗浄し、塩酸（
ＨＣＩ） ５乃至１０重量％の水溶液で数分間表面処理
を行う。この表面処理によって銅導電ペースト９の表面
にはそのバインダの間から銅粉の粒子が多数表面に現わ
れ、銅めっきを行うだめの核が容易に形成される。従っ
て通常の無電解銅めっきにおけるようなキャタリスト処
理は不要である。
施す。このめっき前処理は、例えば力性ソーダ（ＮａＯ
Ｈ）の４乃至５重量％の水溶液で数分間洗浄し、塩酸（
ＨＣＩ） ５乃至１０重量％の水溶液で数分間表面処理
を行う。この表面処理によって銅導電ペースト９の表面
にはそのバインダの間から銅粉の粒子が多数表面に現わ
れ、銅めっきを行うだめの核が容易に形成される。従っ
て通常の無電解銅めっきにおけるようなキャタリスト処
理は不要である。
次に、両面銅貼積層基板３を化学銅めっき浴に浸して銅
導電ペースト９の表面に、第９図に示すように化学銅め
っきを施し、この結果銅めっき層１０が形成され、該洞
めっき層によって第２層導電回路Ｃ２が形成され、該第
２層導電回路Ｃ２１よ第１層導電回路Ｃ１と電気的に接
続される。この化学銅めっき浴はｐＨ１１乃至１３、温
度６５乃至７５°Ｃで銅めっき層１０の厚さは５μｍ以
上とする。この場合のめっき速度は毎時１．５乃至３μ
ｍである。
導電ペースト９の表面に、第９図に示すように化学銅め
っきを施し、この結果銅めっき層１０が形成され、該洞
めっき層によって第２層導電回路Ｃ２が形成され、該第
２層導電回路Ｃ２１よ第１層導電回路Ｃ１と電気的に接
続される。この化学銅めっき浴はｐＨ１１乃至１３、温
度６５乃至７５°Ｃで銅めっき層１０の厚さは５μｍ以
上とする。この場合のめっき速度は毎時１．５乃至３μ
ｍである。
次いで第１０図に示すように、スルホール４及びその周
囲の第１層導電回路Ｃ３の部分を残して耐めっきレジス
ト６を塗布して加熱硬化させ、スルホール４の内周面４
ａを対象とした活性化処理を施して後、第１１図に示す
ように、両面銅貼積層基板の両面の第１層導電回路Ｃ３
を洞めっき層１０で接続し、両面銅貼積層基板３０両面
に少なくとも４層の導電回路Ｃ＋ 、Ｃｚを形成する。
囲の第１層導電回路Ｃ３の部分を残して耐めっきレジス
ト６を塗布して加熱硬化させ、スルホール４の内周面４
ａを対象とした活性化処理を施して後、第１１図に示す
ように、両面銅貼積層基板の両面の第１層導電回路Ｃ３
を洞めっき層１０で接続し、両面銅貼積層基板３０両面
に少なくとも４層の導電回路Ｃ＋ 、Ｃｚを形成する。
即ち両面銅貼積層基板３の両面の第１層導電回路Ｃ１は
スルホール４の内周面４ａに形成された銅めっき層１０
により電気的に接続される。
スルホール４の内周面４ａに形成された銅めっき層１０
により電気的に接続される。
このようにして銅めっき［１０とｉ同導電ペースト９と
により第２ＪＬｌ電回路Ｃ２を両面銅貼積層基板３の両
面に形成することができ、該基板の両面に少なくとも４
層の導電回路Ｃ，，Ｃ２が形成され、第１１図に示すよ
うなプリント配′ａ基板１２が完成する。
により第２ＪＬｌ電回路Ｃ２を両面銅貼積層基板３の両
面に形成することができ、該基板の両面に少なくとも４
層の導電回路Ｃ，，Ｃ２が形成され、第１１図に示すよ
うなプリント配′ａ基板１２が完成する。
以上のようにして、本発明（特定発明）によれば、サブ
トラクティブ法及びアディティブ法を組み合わせて用い
ることによって、両面銅貼積層基板３の両面に少なくと
も４Ｎの導電回路ＣＩ＋０２を容易に形成することがで
きるものである。
トラクティブ法及びアディティブ法を組み合わせて用い
ることによって、両面銅貼積層基板３の両面に少なくと
も４Ｎの導電回路ＣＩ＋０２を容易に形成することがで
きるものである。
次に、第１図から第９図及び第１２図から第１５図によ
り、第２発明の方法について説明すると、第９図に示す
ように、両面銅貼積層基板３の両面に第１層導電回路Ｃ
３及び第２層導電回路Ｃ２を形成するまでの工程は特定
発明と全く同一であるので、これについては説明は省略
し、第１２図から第１５図に示す抵抗回路１３の形成工
程について説明する。第１２図において、両面渭貼積層
基ｖｉ３の両面の耐めっきレジスト６上に所定の電気抵
抗値を有する抵抗ペース）１４を塗布してこれを加熱硬
化させ、次に第１３図に示すように、該抵抗ペースト１
４とその両側の第１層導電回路Ｃ１とを電気的に接続す
るように、導電性の良好な端子用導電ペースト１５ （
例えば恨ペースト）を塗布して加熱硬化させて両面渭貼
積層基板３の両面に抵抗回路１３を形成し、該基板の両
面に該抵抗回路１３を含む少なくとも４層の導電回路Ｃ
，，Ｃ２を形成するものである。
り、第２発明の方法について説明すると、第９図に示す
ように、両面銅貼積層基板３の両面に第１層導電回路Ｃ
３及び第２層導電回路Ｃ２を形成するまでの工程は特定
発明と全く同一であるので、これについては説明は省略
し、第１２図から第１５図に示す抵抗回路１３の形成工
程について説明する。第１２図において、両面渭貼積層
基ｖｉ３の両面の耐めっきレジスト６上に所定の電気抵
抗値を有する抵抗ペース）１４を塗布してこれを加熱硬
化させ、次に第１３図に示すように、該抵抗ペースト１
４とその両側の第１層導電回路Ｃ１とを電気的に接続す
るように、導電性の良好な端子用導電ペースト１５ （
例えば恨ペースト）を塗布して加熱硬化させて両面渭貼
積層基板３の両面に抵抗回路１３を形成し、該基板の両
面に該抵抗回路１３を含む少なくとも４層の導電回路Ｃ
，，Ｃ２を形成するものである。
次いで第１４図に示すように、スルホール４及びその周
囲の第１層導電回路Ｃ１の部分を残じて酎めっきレジス
ト６を第１０図と同様に塗布して加熱硬化させ、スルホ
ール４の内周面４ａを対象とした活性化処理を施して後
、第１５図に示すように、スルホール４の内周面４ａに
無電解消めっきを施し、ここに銅めっき層ＩＯを形成し
て両面銅貼積層基板３の両面の第１層導電回路Ｃ２を該
洞めっき層１０で接続し、両面銅貼積層基板３の両面に
抵抗回路１３を含む少なくとも４層の導電回路Ｃ＋、Ｃ
ｚを形成し、第１５図に示すようなプリント配線基板２
２が完成する。このようにして第２発明によれば、抵抗
回路１３を含む少な（とも４層の導電回路Ｃ＋、Ｃｚが
両面銅貼積層基板３の両面にサブトラクティブ法及びア
ディティブ法の組み合わせによって形成される。
囲の第１層導電回路Ｃ１の部分を残じて酎めっきレジス
ト６を第１０図と同様に塗布して加熱硬化させ、スルホ
ール４の内周面４ａを対象とした活性化処理を施して後
、第１５図に示すように、スルホール４の内周面４ａに
無電解消めっきを施し、ここに銅めっき層ＩＯを形成し
て両面銅貼積層基板３の両面の第１層導電回路Ｃ２を該
洞めっき層１０で接続し、両面銅貼積層基板３の両面に
抵抗回路１３を含む少なくとも４層の導電回路Ｃ＋、Ｃ
ｚを形成し、第１５図に示すようなプリント配線基板２
２が完成する。このようにして第２発明によれば、抵抗
回路１３を含む少な（とも４層の導電回路Ｃ＋、Ｃｚが
両面銅貼積層基板３の両面にサブトラクティブ法及びア
ディティブ法の組み合わせによって形成される。
次に、第１図から第９図及び第１６図から第１９図によ
り第３発明の方法について説明すると、第２発明の場合
と同様に第１図から第９図までの第１層導電回路Ｃ３及
び第２層導電回路Ｃ２を形成する工程は全く同一である
ので、これについての説明は省略し、第１６図から第１
９図に示す蓄電回路１６の形成工程について説明する。
り第３発明の方法について説明すると、第２発明の場合
と同様に第１図から第９図までの第１層導電回路Ｃ３及
び第２層導電回路Ｃ２を形成する工程は全く同一である
ので、これについての説明は省略し、第１６図から第１
９図に示す蓄電回路１６の形成工程について説明する。
まず第１６図に示すように、第１層導電回路Ｃ１又は第
２層導電回路Ｃ２の一部（第１６図に示すものは第１層
導電回路Ｃ，のみ）に蓄電作用を有する誘電体ペースト
１８を塗布してこれを加熱硬化させ、第１７図に示すよ
うに、該誘電体ペースト１８と耐めっきレジスト６二こ
より進行された隣接の第１層導電回路Ｃ１とを電気的に
接Ｍｉするように、導電性の良好な端子用導電ペースト
１９ （例えば恨ペースト）を塗布して加熱硬化させ
、両面胴貼積層基＋Ｉｉ３の両面に蓄電回路１６を形成
し、次いで第１８図に示すようにスルホール・１及びそ
の周囲の第１層導電回路Ｃ２の部分を残して５（めっき
レジスト６を塗布して加熱硬化させ、スルホール４の内
周面４ａを対象とした活性化処理を施して後、第１９図
に示すように、スルホール４の内周面４ａに無電解銅め
っきを施し、両面銅貼積層基板３の両面の第１層導電回
路Ｃ１を胴めっき層１０で電気的に接続し、両面泪貼積
層基板３の両面に蓄電回路１６を含む少なくとも４層の
’４１Ｔ電回路Ｃ＋、Ｃｚを形成するものである。
２層導電回路Ｃ２の一部（第１６図に示すものは第１層
導電回路Ｃ，のみ）に蓄電作用を有する誘電体ペースト
１８を塗布してこれを加熱硬化させ、第１７図に示すよ
うに、該誘電体ペースト１８と耐めっきレジスト６二こ
より進行された隣接の第１層導電回路Ｃ１とを電気的に
接Ｍｉするように、導電性の良好な端子用導電ペースト
１９ （例えば恨ペースト）を塗布して加熱硬化させ
、両面胴貼積層基＋Ｉｉ３の両面に蓄電回路１６を形成
し、次いで第１８図に示すようにスルホール・１及びそ
の周囲の第１層導電回路Ｃ２の部分を残して５（めっき
レジスト６を塗布して加熱硬化させ、スルホール４の内
周面４ａを対象とした活性化処理を施して後、第１９図
に示すように、スルホール４の内周面４ａに無電解銅め
っきを施し、両面銅貼積層基板３の両面の第１層導電回
路Ｃ１を胴めっき層１０で電気的に接続し、両面泪貼積
層基板３の両面に蓄電回路１６を含む少なくとも４層の
’４１Ｔ電回路Ｃ＋、Ｃｚを形成するものである。
なお上記において、端子用導電ペース１−１９は図中耐
めっきレジスト６の右側の第１層導電回路ＣＩにのみ接
続したが、これは第２層導電回路Ｃ２にも接続してよい
ことは明らかである。
めっきレジスト６の右側の第１層導電回路ＣＩにのみ接
続したが、これは第２層導電回路Ｃ２にも接続してよい
ことは明らかである。
以上のように本発明（第２発明）によればサブトラクテ
ィブ法及びアディティブ法の組合せによって両面銅貼積
層基板３の両面に蓄電回路１６を含む少なくとも４層の
導電回路ｃ、、Ｃ２を形成することができ、第１９図に
示すようなプリント配線基板３２が完成する。
ィブ法及びアディティブ法の組合せによって両面銅貼積
層基板３の両面に蓄電回路１６を含む少なくとも４層の
導電回路ｃ、、Ｃ２を形成することができ、第１９図に
示すようなプリント配線基板３２が完成する。
なお、上記実施例においては、両面銅貼積層基板３の片
面に２層の導電回路Ｃ１，Ｃ２を形成するものとして説
明したが、これは２層に限定されるものではなく、耐め
っきレジスト６の上に更に上記の工程を繰り返すことに
より片面に３層以上、両面に合計６層以上の導電回路を
形成できることは明らかである。
面に２層の導電回路Ｃ１，Ｃ２を形成するものとして説
明したが、これは２層に限定されるものではなく、耐め
っきレジスト６の上に更に上記の工程を繰り返すことに
より片面に３層以上、両面に合計６層以上の導電回路を
形成できることは明らかである。
次に、本発明に用いる上記銅導電ペースト、抵抗ペース
ト、誘電体ペースト及び耐めっきレジストについて詳細
に説明する。
ト、誘電体ペースト及び耐めっきレジストについて詳細
に説明する。
まずｉＦＩ導電導電ペースト−例たるｆ掬アサヒ化学研
究所製ＡＣＰ−００７Ｐなる１同めっき性の良好なｉｎ
電ペース１−について説明する。一般に消ユま酸化され
易い金属であり、特に粉末においては表面積が大きいた
めより酸化し易い。従って非酸化性貴金属粉末を用いる
貴金属ペーストと異なり、銅粒子の酸化膜の除去と再酸
化防止とができるペースト組成物の設計が必要となる。
究所製ＡＣＰ−００７Ｐなる１同めっき性の良好なｉｎ
電ペース１−について説明する。一般に消ユま酸化され
易い金属であり、特に粉末においては表面積が大きいた
めより酸化し易い。従って非酸化性貴金属粉末を用いる
貴金属ペーストと異なり、銅粒子の酸化膜の除去と再酸
化防止とができるペースト組成物の設計が必要となる。
洞化学めっきがし易くて、しかも基材に対する接着性が
高い銅導電ペーストを設計するにはその構成成分である
銅粉末、バインダ、酸化防止用の特殊添加剤（例えばア
ントラセン、アントラセンカルボン酸、アントラジン、
アントラニル酸が有効）、分散剤及び溶剤等の材料選択
と適切な分散混純技術とが重要なポイントである。
高い銅導電ペーストを設計するにはその構成成分である
銅粉末、バインダ、酸化防止用の特殊添加剤（例えばア
ントラセン、アントラセンカルボン酸、アントラジン、
アントラニル酸が有効）、分散剤及び溶剤等の材料選択
と適切な分散混純技術とが重要なポイントである。
銅粉末はその製法によって粒子の形状や粒径が異なり、
電解法（電気分解によって扮末状に泪を析出させる方法
）では樹枝状で純度の高い粉末が、還元法（酸化物を還
元性ガスで還元させて作る方法）では、海綿状の多孔質
な微粒子が提供される。そして上記した本発明の導電回
路を形成ずろためには銅導電ペーストは次のような特性
を備えていなければならない。
電解法（電気分解によって扮末状に泪を析出させる方法
）では樹枝状で純度の高い粉末が、還元法（酸化物を還
元性ガスで還元させて作る方法）では、海綿状の多孔質
な微粒子が提供される。そして上記した本発明の導電回
路を形成ずろためには銅導電ペーストは次のような特性
を備えていなければならない。
（１） スクリーン印刷性がよく、ファインパターン
が形成できること。
が形成できること。
（２１Ｍ仮との密着性に優れていること。
（３）化学銅めっきの高温アルカリ浴に耐えること。
（４）銅めっきとよく密着すること。
（５）経時変化による粘度変化が少なく、安定した印刷
性が得られること。
性が得られること。
このような要求を満たすため上記ｗ４導電ペーストは、
銅粉末としては、電気分解によって析出する樹枝状粉を
多く含み、純度の高い電解銅粉と、金属酸化物から還元
して作った多孔質海綿状の微粉末等を使用している。ま
たこれらの銅粉をフレーク状に加工した粉末（粉砕粉）
も使用される。
銅粉末としては、電気分解によって析出する樹枝状粉を
多く含み、純度の高い電解銅粉と、金属酸化物から還元
して作った多孔質海綿状の微粉末等を使用している。ま
たこれらの銅粉をフレーク状に加工した粉末（粉砕粉）
も使用される。
銅粉末のペースト中への含率を高めるためには、粒径や
形状の異なる粒子を、最密充填するように配合すること
が必要となる。
形状の異なる粒子を、最密充填するように配合すること
が必要となる。
次に銅４電ペーストのバインダについて説明すると、バ
インダは、多量の粉末の分散ベヒクとして、また基板へ
の強力な接着剤として働く必要があり、同時に化学銅め
っきのアルカリ浴に十分耐えるものでなければならない
。
インダは、多量の粉末の分散ベヒクとして、また基板へ
の強力な接着剤として働く必要があり、同時に化学銅め
っきのアルカリ浴に十分耐えるものでなければならない
。
そこでバインダとしてフェノール樹脂と、エポキシ系樹
脂を用い、銅粉末の含率を変えて作った１同導電ペース
トの１同箔及びガラスエポキシ基十反への密着性と、め
っきの析出度合、及びめっき膜の密着性を化学銅めっき
処理後測定したところ、耐アルカリ性付与のため、合成
ゴム誘導体を配合したエポキシ樹脂が最もバランスのと
れたバインダであることが判明した。即ち、合成ゴム誘
導体を配合したエポキシ樹脂のバインダは、銅粉末含率
が大きく、銅箔及びガラスエポキシ基板への密着性が極
めて良好で、まためっきの析出性が極めて良好であり、
更にめっき膜の密着性が極めて良好である。
脂を用い、銅粉末の含率を変えて作った１同導電ペース
トの１同箔及びガラスエポキシ基十反への密着性と、め
っきの析出度合、及びめっき膜の密着性を化学銅めっき
処理後測定したところ、耐アルカリ性付与のため、合成
ゴム誘導体を配合したエポキシ樹脂が最もバランスのと
れたバインダであることが判明した。即ち、合成ゴム誘
導体を配合したエポキシ樹脂のバインダは、銅粉末含率
が大きく、銅箔及びガラスエポキシ基板への密着性が極
めて良好で、まためっきの析出性が極めて良好であり、
更にめっき膜の密着性が極めて良好である。
次に上記（株アサヒ化学研究所製銅導電ペーストＡＣＰ
−００７Ｐに析出した銅めっきの特性についてその一例
を説明すると、色調、形状は赤褐色かつペースト状であ
り、粘度は２５℃に、おいて３００乃至５００ ｐｓで
あり、銅箔上及び樹脂基板上の接着性は何れもテープテ
ストに合格するものであり、銅めっき後めっきと銅導電
ペーストとの接着性はテープテスト合格であり、半田付
性は拡がり率が９６％以上で、引張り強度（３×３璽１
２）は３．０ ｋｇ以上である。
−００７Ｐに析出した銅めっきの特性についてその一例
を説明すると、色調、形状は赤褐色かつペースト状であ
り、粘度は２５℃に、おいて３００乃至５００ ｐｓで
あり、銅箔上及び樹脂基板上の接着性は何れもテープテ
ストに合格するものであり、銅めっき後めっきと銅導電
ペーストとの接着性はテープテスト合格であり、半田付
性は拡がり率が９６％以上で、引張り強度（３×３璽１
２）は３．０ ｋｇ以上である。
なお、上記銅導電ペーストの構成成分及び導電特性等に
ついての詳細は本願出願人の出願である特願昭５５−６
６０９ （特開昭５６−１０３２６０）及び特願昭６
０−２１６０４１に詳細に説明されているのでその説明
は省略する。
ついての詳細は本願出願人の出願である特願昭５５−６
６０９ （特開昭５６−１０３２６０）及び特願昭６
０−２１６０４１に詳細に説明されているのでその説明
は省略する。
次に本発明に用いる抵抗ペーストについて説明すると、
抵抗ペーストの材料組成には導電材料として高純度精製
カーボン、グラファイト等の微粉末が用いられ、結合剤
としてエポキシ、フェノール、メラミン、アクリル等の
熱硬化性樹脂が使用される。更に抵抗ペーストの粘度調
整用として揮発性の遅い高沸点溶剤を使用する。
抵抗ペーストの材料組成には導電材料として高純度精製
カーボン、グラファイト等の微粉末が用いられ、結合剤
としてエポキシ、フェノール、メラミン、アクリル等の
熱硬化性樹脂が使用される。更に抵抗ペーストの粘度調
整用として揮発性の遅い高沸点溶剤を使用する。
抵抗ペーストの製造に際しては夫々の成分に対して数多
くの特性が要求される。例えば機能性粉体の特性として
は、粒子が細かく均一なこと、純度が高く高品質なこと
、抵抗値のバラツキが少ないこと及び粉体と配合樹脂と
のなじみがよいことである。
くの特性が要求される。例えば機能性粉体の特性として
は、粒子が細かく均一なこと、純度が高く高品質なこと
、抵抗値のバラツキが少ないこと及び粉体と配合樹脂と
のなじみがよいことである。
次にポリマとしての特性は、粉体との相溶性がよいこと
、常温放置しても膜張りを起こさないこと、常温放置し
ても抵抗値が変動しないこと、常・温で硬化せず加熱に
より速かに硬化すること、硬化膜は温度、湿度により体
積変化を起こしにくいこと、若干のフレキシビリチーを
有し、基材との密着性に優れていること、耐熱性、耐湿
性に優れていること及びアンダコート、オーバコート剤
との層間密着性に優れていることである。
、常温放置しても膜張りを起こさないこと、常温放置し
ても抵抗値が変動しないこと、常・温で硬化せず加熱に
より速かに硬化すること、硬化膜は温度、湿度により体
積変化を起こしにくいこと、若干のフレキシビリチーを
有し、基材との密着性に優れていること、耐熱性、耐湿
性に優れていること及びアンダコート、オーバコート剤
との層間密着性に優れていることである。
次に溶剤特性としては、連続印刷に対しての安定性に優
れていること（版の目詰りや乳剤膜を侵さないこと）、
常温での蒸発速度が遅く水分を吸着しないこと、常温±
１０°Ｃ１０℃粘度が急激に変化しないこと及び常温又
は加熱時での蒸気は刺激臭や毒性がないことである。
れていること（版の目詰りや乳剤膜を侵さないこと）、
常温での蒸発速度が遅く水分を吸着しないこと、常温±
１０°Ｃ１０℃粘度が急激に変化しないこと及び常温又
は加熱時での蒸気は刺激臭や毒性がないことである。
このような諸条件を満たす抵抗ペーストとして、例えば
ｕｌアサヒ化学研究所製抵抗ペーストＴＵ４には、半田
付は後の抵抗変化率については半田付は温度２４０℃と
２６０°Ｃの２点で０．５％程度の非常にわずかな変化
率であり、実用に際しても信頼性に優れたものである。
ｕｌアサヒ化学研究所製抵抗ペーストＴＵ４には、半田
付は後の抵抗変化率については半田付は温度２４０℃と
２６０°Ｃの２点で０．５％程度の非常にわずかな変化
率であり、実用に際しても信頼性に優れたものである。
またこのＴＵ−ＩＫなる抵抗ペーストは、示差熱分析曲
線についても、半田付は温度までに急激な吸熱、発熱反
応を示さないので、そのための抵抗体の体積変化が極め
て小さいものと推定される。
線についても、半田付は温度までに急激な吸熱、発熱反
応を示さないので、そのための抵抗体の体積変化が極め
て小さいものと推定される。
次に、誘電体ペーストについて説明すると、本発明で用
いる誘電体ペーストは、チップコンデンサの規格のうち
、種類ｌ及び種類２に対応し得るものとして開発された
もので、その静電容量は１００乃至１０００ｐＦである
。その製法は、チタン酸バリウム（ＢａＴｉＯｚ）を焼
いてフレーク状又は板状にして、これを粉砕して粒径２
乃至１０μｍの粉体として、これをバインダに５０重量
％以上で混合し、有機溶剤を混合して３本ロールで練合
分散させてペースト状とする。バインダとしては、フェ
ノール、エポキシ、メラミン等の樹脂を用い、溶剤とし
ては、ブチルカルピトールを主成分とし、その他カルピ
トール又はブチルセルソール等を用いる。
いる誘電体ペーストは、チップコンデンサの規格のうち
、種類ｌ及び種類２に対応し得るものとして開発された
もので、その静電容量は１００乃至１０００ｐＦである
。その製法は、チタン酸バリウム（ＢａＴｉＯｚ）を焼
いてフレーク状又は板状にして、これを粉砕して粒径２
乃至１０μｍの粉体として、これをバインダに５０重量
％以上で混合し、有機溶剤を混合して３本ロールで練合
分散させてペースト状とする。バインダとしては、フェ
ノール、エポキシ、メラミン等の樹脂を用い、溶剤とし
ては、ブチルカルピトールを主成分とし、その他カルピ
トール又はブチルセルソール等を用いる。
次に、耐めっきレジストについて説明すると、本発明で
は（掬アサヒ化学研究所製ＣＲ−２００１なる耐めっき
レジストを用いるが、この耐めっきレジストは、多層配
線基板回路を形成しようとするとき、第１層導電回路に
第２層導電回路を接続しては不都合な場合、第１層導電
回路の上に耐めっきレジストを印刷法により被覆するが
、絶縁性が良好であると同時に、特に耐アルカリ性に優
れた性質が要求される。化学銅めっき浴と同じｐＨ１２
のアルカリ浴中、７０℃にて４時間以上の酸性を持つ耐
めっきレジストとして開発されたのがこのＣＲ−２００
１なる耐めっきレジストである。
は（掬アサヒ化学研究所製ＣＲ−２００１なる耐めっき
レジストを用いるが、この耐めっきレジストは、多層配
線基板回路を形成しようとするとき、第１層導電回路に
第２層導電回路を接続しては不都合な場合、第１層導電
回路の上に耐めっきレジストを印刷法により被覆するが
、絶縁性が良好であると同時に、特に耐アルカリ性に優
れた性質が要求される。化学銅めっき浴と同じｐＨ１２
のアルカリ浴中、７０℃にて４時間以上の酸性を持つ耐
めっきレジストとして開発されたのがこのＣＲ−２００
１なる耐めっきレジストである。
これは銅導電ペースト八ＣＰ−００７Ｐと同様な、合成
ゴムを配合したエポキシ樹脂を主成分とするペーストで
、１８０メツシユのポリエステルスクリーンを用いて印
刷し、１５０℃にて３０分間加熱して硬化させる。耐薬
品性、耐電圧性から１５乃至３０８℃程度の厚膜が好ま
しい。その主な特長は以下のようである。即ち、基材に
対する密着力が強く、また銅箔に対する接着性に優れて
おり、耐アルカリ性（ｐＨ１２）に長時間浸しても硬化
膜が劣化せず、バードナは毒性の弱いアルカリ性である
ので使用上安全である。またこの耐めっきレジストの使
用方法は、塗布方法についはスクリーン印刷により、混
合比率は主剤１００ｇに対して硬化剤がＬｏｇである。
ゴムを配合したエポキシ樹脂を主成分とするペーストで
、１８０メツシユのポリエステルスクリーンを用いて印
刷し、１５０℃にて３０分間加熱して硬化させる。耐薬
品性、耐電圧性から１５乃至３０８℃程度の厚膜が好ま
しい。その主な特長は以下のようである。即ち、基材に
対する密着力が強く、また銅箔に対する接着性に優れて
おり、耐アルカリ性（ｐＨ１２）に長時間浸しても硬化
膜が劣化せず、バードナは毒性の弱いアルカリ性である
ので使用上安全である。またこの耐めっきレジストの使
用方法は、塗布方法についはスクリーン印刷により、混
合比率は主剤１００ｇに対して硬化剤がＬｏｇである。
また硬化条件は、温度範囲が１５０乃至２００°Ｃ１設
定時間が３０乃至１５分である。
定時間が３０乃至１５分である。
また主な特性としては色調、形状は緑色かつインク状で
あり、密着性（クロスカット）は１００／１００ （
銅箔面）、表面硬度（エンピッ使用）は８層以上、耐溶
剤性（トリクロルエチレン中）は１５秒以上、半田耐熱
性（２６０“Ｃ）は５サイクル以上、表面絶縁抵抗値５
Ｘ１０”Ω以上、体積抵抗値はｌＸｌ０１４Ω−Ｃｍ、
耐電圧（１５μｍ）は３．５ ｋＶ以上、誘電正接（Ｉ
Ｍｔｌｚ）は０．０３以下である。
あり、密着性（クロスカット）は１００／１００ （
銅箔面）、表面硬度（エンピッ使用）は８層以上、耐溶
剤性（トリクロルエチレン中）は１５秒以上、半田耐熱
性（２６０“Ｃ）は５サイクル以上、表面絶縁抵抗値５
Ｘ１０”Ω以上、体積抵抗値はｌＸｌ０１４Ω−Ｃｍ、
耐電圧（１５μｍ）は３．５ ｋＶ以上、誘電正接（Ｉ
Ｍｔｌｚ）は０．０３以下である。
効果
本発明は、上記のように構成されるものであるから、両
面洞貼積層基板に形成された銅箔からなる第１層導電回
路のうち第２層導電回路と電気的に接続する必要がある
部分にのみ上記新開発された銅めっき性の良好な銅導電
ペーストを塗布して加熱硬化させ、その上に銅の化学め
っきを施し、該銅導電ペーストの導電性を銅箔と同程度
に向上させて、第２層導電回路となし、銅箔を用いたプ
リント基板等の基板の片面に電気的に接続された少なく
とも２層の導電回路を形成することができ、この結果両
面に少なくとも４層の導電回路を形成することができる
ので、両面スルホール基板における導電回路の形成工程
を飛テ？シ的に簡略化することができ、また完成品とし
てのプリント配Ｎ９７Ａ板のコストを従来品の約２分の
１に低減させることができる効果がある。
面洞貼積層基板に形成された銅箔からなる第１層導電回
路のうち第２層導電回路と電気的に接続する必要がある
部分にのみ上記新開発された銅めっき性の良好な銅導電
ペーストを塗布して加熱硬化させ、その上に銅の化学め
っきを施し、該銅導電ペーストの導電性を銅箔と同程度
に向上させて、第２層導電回路となし、銅箔を用いたプ
リント基板等の基板の片面に電気的に接続された少なく
とも２層の導電回路を形成することができ、この結果両
面に少なくとも４層の導電回路を形成することができる
ので、両面スルホール基板における導電回路の形成工程
を飛テ？シ的に簡略化することができ、また完成品とし
てのプリント配Ｎ９７Ａ板のコストを従来品の約２分の
１に低減させることができる効果がある。
また基板両面の耐めっきレジスト上に所定の電気抵抗値
を有する抵抗ペーストを塗布して加熱硬化させ、該抵抗
ペーストとその両面の第１層導電回路又は第２層導電回
路とを電気的に接続するように導電性の良好な端子用導
電ペーストを塗布して加熱硬化させて基板の両面に抵抗
回路を形成し、次いでスルホール内周面を活性化処理し
てここに無電解ｉ同めっきを施し、基板両面の第１層導
電回路を電気的に接続し、基板の両面に抵抗回路を含む
少なくとも４層の導電回路を形成することができるので
、従来の抵抗器、その基板への挿入又は接着作業及び半
田付作業を不要とすることができる効果があり、またこ
の結果超薄型の抵抗回路を提供することができる効果が
得られる。
を有する抵抗ペーストを塗布して加熱硬化させ、該抵抗
ペーストとその両面の第１層導電回路又は第２層導電回
路とを電気的に接続するように導電性の良好な端子用導
電ペーストを塗布して加熱硬化させて基板の両面に抵抗
回路を形成し、次いでスルホール内周面を活性化処理し
てここに無電解ｉ同めっきを施し、基板両面の第１層導
電回路を電気的に接続し、基板の両面に抵抗回路を含む
少なくとも４層の導電回路を形成することができるので
、従来の抵抗器、その基板への挿入又は接着作業及び半
田付作業を不要とすることができる効果があり、またこ
の結果超薄型の抵抗回路を提供することができる効果が
得られる。
更には第１層導電回路又は第２層導電回路の一部に蓄電
作用を有する誘電体ペーストを塗布して加熱硬化させ、
該誘電体ペーストと耐めっきレジストにより絶縁された
第１層導電回路又は第２層導電回路とを電気的に接続す
るように導電性の良好な端子用導電ペーストを塗布して
加熱硬化させて基板の両面に蓄電回路を形成し、次いで
スルホール内周面を活性化処理してここに無電解銅めっ
きを施し、基板両面の第１層導電回路を電気的に接続し
、基板の両面に蓄電回路を含む少なくとも４層の導Ｎ回
路を形成することができるので、従来のコンデンサ、そ
の基板への挿入又は接着作業及び半田付作業を不要とす
ることができる効果があり、またこの結果超薄型の蓄電
回路を形成することができるという効果が得られる。、
またこのように基板の両面に抵抗回路又は蓄電回路を含
む少なくとも４層の導電回路を形成することにより、プ
リント配線基板の実装密度の向上、軽量化及び製造工程
の省力化を図ることができ、また誤配線や抵抗器やコン
デンサの挿入ミスのおそれをなくし、プリント配線基板
の抵抗回路及び蓄電回路の信頼性を大幅に向上させ、コ
ストの低減を達成することができる効果が得られる。
作用を有する誘電体ペーストを塗布して加熱硬化させ、
該誘電体ペーストと耐めっきレジストにより絶縁された
第１層導電回路又は第２層導電回路とを電気的に接続す
るように導電性の良好な端子用導電ペーストを塗布して
加熱硬化させて基板の両面に蓄電回路を形成し、次いで
スルホール内周面を活性化処理してここに無電解銅めっ
きを施し、基板両面の第１層導電回路を電気的に接続し
、基板の両面に蓄電回路を含む少なくとも４層の導Ｎ回
路を形成することができるので、従来のコンデンサ、そ
の基板への挿入又は接着作業及び半田付作業を不要とす
ることができる効果があり、またこの結果超薄型の蓄電
回路を形成することができるという効果が得られる。、
またこのように基板の両面に抵抗回路又は蓄電回路を含
む少なくとも４層の導電回路を形成することにより、プ
リント配線基板の実装密度の向上、軽量化及び製造工程
の省力化を図ることができ、また誤配線や抵抗器やコン
デンサの挿入ミスのおそれをなくし、プリント配線基板
の抵抗回路及び蓄電回路の信頼性を大幅に向上させ、コ
ストの低減を達成することができる効果が得られる。
実施例１
紙フェノール基板にＡＣＰ−００７Ｐなる銅導電ペース
トを直接印刷して１５０℃にて所定時間加熱して硬化さ
せた後、アルカリ、酸処理を行い、その表面に化学銅め
っきを施した場合において、化学銅めっきの厚さが６μ
ｍとなり、これに測定用端子にリード線（錫めっきＩＭ
ｏ、５１１ｍφ）を半田付けした（３秒以内）。この場
合、銅導電ペーストの硬化時間が３０分では半田引張り
強度（ｋｇ／３ Ｘ ３ ｍｍ２）は５．１ｋｇであり
、また硬化時間が６０分では５．９ｋｇであった。
トを直接印刷して１５０℃にて所定時間加熱して硬化さ
せた後、アルカリ、酸処理を行い、その表面に化学銅め
っきを施した場合において、化学銅めっきの厚さが６μ
ｍとなり、これに測定用端子にリード線（錫めっきＩＭ
ｏ、５１１ｍφ）を半田付けした（３秒以内）。この場
合、銅導電ペーストの硬化時間が３０分では半田引張り
強度（ｋｇ／３ Ｘ ３ ｍｍ２）は５．１ｋｇであり
、また硬化時間が６０分では５．９ｋｇであった。
次に同様な条件で基板にガラスエポキシ基板を用いた場
合には、硬化時間が３０分では引張り強度は ５．９
ｋｇ、硬化時間が６０分では６．２ｋｇであった。
合には、硬化時間が３０分では引張り強度は ５．９
ｋｇ、硬化時間が６０分では６．２ｋｇであった。
実施例２
フェノール基（反にＣＲ−２００１なる耐めっきレジス
トを印１りし、１５０ ’Ｃにて３０分間加熱して硬化
させ、次にＡＣＰ−００７Ｐなる銅導電ペーストを印刷
し、１５０℃にて所定時間加熱して硬化させた後、アル
カリ、酸処理を行い、化学銅めっきを行った。化学銅め
っきの厚さは６μｍであり、測定用端子にツー１線（浅
めっき線０．５龍φ）を半田付けした（３秒以内）。こ
の場合の半田引張り強度（ｋｇ／ ３ Ｘ ３ ｍ＋ｉ
２）はｉ同導電ペーストの硬化時間が３０分では５．９
ｋ＋ｚ、硬化時間が６０分では６．１ｋｇであった。
トを印１りし、１５０ ’Ｃにて３０分間加熱して硬化
させ、次にＡＣＰ−００７Ｐなる銅導電ペーストを印刷
し、１５０℃にて所定時間加熱して硬化させた後、アル
カリ、酸処理を行い、化学銅めっきを行った。化学銅め
っきの厚さは６μｍであり、測定用端子にツー１線（浅
めっき線０．５龍φ）を半田付けした（３秒以内）。こ
の場合の半田引張り強度（ｋｇ／ ３ Ｘ ３ ｍ＋ｉ
２）はｉ同導電ペーストの硬化時間が３０分では５．９
ｋ＋ｚ、硬化時間が６０分では６．１ｋｇであった。
同様な条件において、ガラスエポキシ基板を用いた場合
に−よ、硬化時間が３０分の場合に半田引張り強度は６
．１ ｋｇ、硬化時間が６０分の場合には６．９ ｋｇ
であった。
に−よ、硬化時間が３０分の場合に半田引張り強度は６
．１ ｋｇ、硬化時間が６０分の場合には６．９ ｋｇ
であった。
第１図から第１１図は特定発明の実施例（第１図から第
９図は第２発明及び第３発明に共通の実施例）に係り、
第１図は両面銅貼積層基板の縦断面図、第２図は第１図
に示すものにスルホールの穴あけ加工を施した状態を示
す縦断面図、第３図は第２図に示すものにキャタリスト
処理が施された状態を示す縦断面図、第４図は第３図に
示すものを水洗、乾燥した状態を示す縦断面図、第５図
は第４図に示すものに耐エツチングレジストが塗布され
た状態を示す縦断面図、第６図は第５図に示すものにエ
ツチング加工を施して第１層導電回路が形成された状態
を示す縦断面図、第７図は第６図に示すものに耐めっき
レジストが塗布された状態を示す縦断面図、第８図は第
７図に示すものに銅導電ペーストが塗布された状態を示
す縦断面図、第９図は第８図に示すものに化学銅めっき
が施された状態を示す縦断面図、第１００図は第９図に
示すものに耐めっきレジストが塗布された状態を示す縦
断面図、第１１図はスルホールの内周面に無電解消めっ
きが施されて完成した状態を示すプリント配線基（反の
逍断面図、第１２図から第１５図は第２発明の実施例に
係り、第１２図は第９図に示すものに抵抗ペーストが塗
布された状態を示す縦断面図、第１３図は第１２図に示
すものに端子用導電ペーストが塗布された状態を示す縦
断面図、第１４図は第１３図に示すものに耐めっきレジ
ストが塗布された状態を示す縦断面図、第１５図はスル
ホールの内周面に無電解銅めっきが施されて完成したプ
リント配線基板の縦断面図、第１６図から第１９図は第
３発明の実施例に係り、第１６図は第９図に示すものに
誘電体ペーストが塗布された状態を示す縦断面図、第１
７図は第１６図に示すものに端子用導電ペーストが塗布
された状態を示す縦断面図、第１８図は第１７図に示す
ものに耐めっきレジストが塗布された状態を示す縦断面
図、第１９図はスルホールの内周面に無電解銅めっきが
施されて完成したプリント配線基板の縦断面図である。 ■は基板、３：よ両面ｉ口貼積層拮仮、３ａは第１層導
電回路を形成しない部分、４はスルポール、４ａは内周
面、６は耐めっきレジス１−２８は銅箔、９は１同導電
ペースト、１０シま１同めっき層、１３は抵抗回路、１
４は抵抗ペースト、１５は端子用導電ペースト、１６は
蓄電回路、１８は誘電体ペースト、１９は端子用感電ペ
ースト、Ｃ５は第１層感電回路、Ｃ２第２層導電回路で
ある。
９図は第２発明及び第３発明に共通の実施例）に係り、
第１図は両面銅貼積層基板の縦断面図、第２図は第１図
に示すものにスルホールの穴あけ加工を施した状態を示
す縦断面図、第３図は第２図に示すものにキャタリスト
処理が施された状態を示す縦断面図、第４図は第３図に
示すものを水洗、乾燥した状態を示す縦断面図、第５図
は第４図に示すものに耐エツチングレジストが塗布され
た状態を示す縦断面図、第６図は第５図に示すものにエ
ツチング加工を施して第１層導電回路が形成された状態
を示す縦断面図、第７図は第６図に示すものに耐めっき
レジストが塗布された状態を示す縦断面図、第８図は第
７図に示すものに銅導電ペーストが塗布された状態を示
す縦断面図、第９図は第８図に示すものに化学銅めっき
が施された状態を示す縦断面図、第１００図は第９図に
示すものに耐めっきレジストが塗布された状態を示す縦
断面図、第１１図はスルホールの内周面に無電解消めっ
きが施されて完成した状態を示すプリント配線基（反の
逍断面図、第１２図から第１５図は第２発明の実施例に
係り、第１２図は第９図に示すものに抵抗ペーストが塗
布された状態を示す縦断面図、第１３図は第１２図に示
すものに端子用導電ペーストが塗布された状態を示す縦
断面図、第１４図は第１３図に示すものに耐めっきレジ
ストが塗布された状態を示す縦断面図、第１５図はスル
ホールの内周面に無電解銅めっきが施されて完成したプ
リント配線基板の縦断面図、第１６図から第１９図は第
３発明の実施例に係り、第１６図は第９図に示すものに
誘電体ペーストが塗布された状態を示す縦断面図、第１
７図は第１６図に示すものに端子用導電ペーストが塗布
された状態を示す縦断面図、第１８図は第１７図に示す
ものに耐めっきレジストが塗布された状態を示す縦断面
図、第１９図はスルホールの内周面に無電解銅めっきが
施されて完成したプリント配線基板の縦断面図である。 ■は基板、３：よ両面ｉ口貼積層拮仮、３ａは第１層導
電回路を形成しない部分、４はスルポール、４ａは内周
面、６は耐めっきレジス１−２８は銅箔、９は１同導電
ペースト、１０シま１同めっき層、１３は抵抗回路、１
４は抵抗ペースト、１５は端子用導電ペースト、１６は
蓄電回路、１８は誘電体ペースト、１９は端子用感電ペ
ースト、Ｃ５は第１層感電回路、Ｃ２第２層導電回路で
ある。
Claims (1)
- 【特許請求の範囲】 １ 両面銅貼積層基板にスルホールの穴あけ加工を施し
てキャタリスト処理を行い、次いで前記基板を水洗、乾
燥し、該基板の両面の銅箔にエッチング加工を施して銅
箔による複数の第１層導電回路を該基板の両面に形成し
、該第１層導電回路の部分を残して前記基板の両面に耐
めっきレジストを塗布して加熱硬化させ、前記基板の両
面の前記複数の第１層導電回路の一部を電気的に互いに
接続するように銅めっき性の良好な銅導電ペーストを塗
布して加熱硬化させ、この状態で前記基板にめっき前処
理を施して後、前記銅導電ペーストの表面に化学銅めっ
きを施し、該銅めっき層と該銅導電ペーストとにより第
２層導電回路を前記基板の両面に形成し、次いで前記ス
ルホール及びその周囲の前記第１層導電回路の部分を残
して耐めっきレジストを塗布して加熱硬化させ、前記ス
ルホール内周面を対象とした活性化処理を施して後、該
スルホール内周面に無電解銅めっきを施し、前記基板の
両面の前記第１層導電回路を該銅めっき層で接続し、該
基板の両面に少なくとも４層の導電回路を形成すること
を特徴とする基板に導電回路を形成する方法。 ２ 両面銅貼積層基板にスルホールの穴あけ加工を施し
てキャタリスト処理を行い、次いで前記基板を水洗、乾
燥し、該基板の両面の銅箔にエッチング加工を施して銅
箔による複数の第１層導電回路を該基板の両面に形成し
、該第１層導電回路の部分を残して前記基板の両面に耐
めっきレジストを塗布して加熱硬化させ、前記基板の両
面の前記複数の第１層導電回路の一部を互いに電気的に
接続するように銅めっき性の良好な銅導電ペーストを塗
布して加熱硬化させ、この状態で前記基板にめっき前処
理を施して後、前記銅導電ペーストの表面に化学銅めっ
きを施し、該銅めっき層と該銅導電ペーストとにより第
２層導電回路を前記基板の両面に形成し、次いで前記基
板両面の耐めっきレジスト上に所定の電気抵抗値を有す
る抵抗ペーストを塗布して加熱硬化させ、該抵抗ペース
トとその両側の前記第１層導電回路又は第２層導電回路
とを電気的に接続するように導電性の良好な端子用導電
ペーストを塗布して加熱硬化させて前記基板の両面に抵
抗回路を形成し、次いで前記スルホール及びその周囲の
前記第１層導電回路の部分を残して耐めっきレジストを
塗布して加熱硬化させ、前記スルホール内周面を対象と
した活性化処理を施して後、該スルホール内周面に無電
解銅めっきを施し、前記基板の両面の前記第１層導電回
路を該銅めっき層で電気的に接続し、該基板の両面に前
記抵抗回路を含む少なくとも４層の導電回路を形成する
ことを特徴とする基板に導電回路を形成する方法。 ３ 両面銅貼積層基板にスルホールの穴あけ加工を施し
てキャタリスト処理を行い、次いで前記基板を水洗、乾
燥し、該基板の両面の銅箔にエッチング加工を施して銅
箔による複数の第１層導電回路を該基板の両面に形成し
、該第１層導電回路の部分を残して前記基板の両面に耐
めっきレジストを塗布して加熱硬化させ、前記基板の両
面の前記複数の第１層導電回路の一部を互いに電気的に
接続するように銅めっき性の良好な銅導電ペーストを塗
布して加熱硬化させ、この状態で前記基板にめっき前処
理を施して後、前記銅導電ペーストの表面に化学銅めっ
きを施し、該銅めっき層と該銅導電ペーストとにより第
２層導電回路を前記基板の両面に形成し、次いで前記第
１層導電回路又は第２層導電回路の一部に蓄電作用を有
する誘電体ペーストを塗布して加熱硬化させ、該誘電体
ペーストと前記耐めっきレジストにより絶縁された前記
第１層導電回路又は第２層導電回路とを電気的に接続す
るように導電性の良好な端子用導電ペーストを塗布して
加熱硬化させて前記基板の両面に蓄電回路を形成し、次
いで前記スルホール及びその周囲の前記第１層導電回路
の部分を残して耐めっきレジストを塗布して加熱硬化さ
せ、前記スルホール内周面を対象とした活性化処理を力
缶して後、該スルホール内周面に無電解銅めっきを施し
、前記基板の両面の前記第１層導電回路を該銅めっき層
で電気的に接続し、該基板の両面に前記蓄電回路を含む
少なくとも４層の導電回路を形成することを特徴とする
基板に導電回路を形成する方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005645A JPS62163395A (ja) | 1986-01-14 | 1986-01-14 | 基板に導電回路を形成する方法 |
| US06/947,437 US4735676A (en) | 1986-01-14 | 1986-12-29 | Method for forming electric circuits on a base board |
| KR1019870000192A KR900003152B1 (ko) | 1986-01-14 | 1987-01-13 | 기판상의 전기회로 형성방법 |
| FR878700274A FR2593016B1 (fr) | 1986-01-14 | 1987-01-13 | Procede pour former des circuits electriques sur une plaquette de base |
| GB8700717A GB2186434B (en) | 1986-01-14 | 1987-01-13 | A method for forming electric circuits on a base board |
| NL8700078A NL8700078A (nl) | 1986-01-14 | 1987-01-14 | Werkwijze voor het aanbrengen van elektrische schakelingen op een basisplaat. |
| DE19873700910 DE3700910A1 (de) | 1986-01-14 | 1987-01-14 | Verfahren zum aufbau elektrischer schaltungen auf einer grundplatte |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005645A JPS62163395A (ja) | 1986-01-14 | 1986-01-14 | 基板に導電回路を形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62163395A true JPS62163395A (ja) | 1987-07-20 |
| JPH0213957B2 JPH0213957B2 (ja) | 1990-04-05 |
Family
ID=11616866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005645A Granted JPS62163395A (ja) | 1986-01-14 | 1986-01-14 | 基板に導電回路を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS62163395A (ja) |
| GB (1) | GB2186434B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10259918B4 (de) | 2002-12-20 | 2005-06-23 | Rheinmetall Landsysteme Gmbh | Minenschutzeinrichtung, insbesondere für Radfahrzeuge |
-
1986
- 1986-01-14 JP JP61005645A patent/JPS62163395A/ja active Granted
-
1987
- 1987-01-13 GB GB8700717A patent/GB2186434B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB8700717D0 (en) | 1987-02-18 |
| GB2186434B (en) | 1990-02-14 |
| JPH0213957B2 (ja) | 1990-04-05 |
| GB2186434A (en) | 1987-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900003152B1 (ko) | 기판상의 전기회로 형성방법 | |
| JPH0240230B2 (ja) | ||
| KR900003158B1 (ko) | 기판상의 전기회로 형성방법 | |
| JPS62163389A (ja) | 基板に導電回路を形成する方法 | |
| JPS62163395A (ja) | 基板に導電回路を形成する方法 | |
| JPS5874030A (ja) | 電子部品、導電皮膜組成物及び製造方法 | |
| JP4354047B2 (ja) | ビア充填用導電ペースト組成物 | |
| JPS62163387A (ja) | 基板に蓄電回路を形成する方法 | |
| JPH10340625A (ja) | 導電性ペーストおよびその製造方法およびそれを用いたプリント配線基板 | |
| JPS62163302A (ja) | ポリマ基板に抵抗回路を形成する方法 | |
| JPS6387795A (ja) | 基板に導電回路を形成する方法 | |
| JPH08167768A (ja) | 回路パターンの形成方法及びそのペースト | |
| JP3596563B2 (ja) | 導電ペースト | |
| JPH0237083B2 (ja) | ||
| JPH08148035A (ja) | 導電性材料及びそれを用いた導電性ペースト | |
| JPS6387797A (ja) | 基板に導電回路を形成する方法 | |
| JP3336315B2 (ja) | 導電性ペーストおよびそれを用いたプリント配線基板 | |
| JP2673825B2 (ja) | 多層回路基板の製造方法 | |
| JPS5892293A (ja) | 回路板およびその製造方法 | |
| JPH0410754B2 (ja) | ||
| JPS61133694A (ja) | 導電回路形成方法 | |
| JPS5895892A (ja) | 回路板作成方法 | |
| JPH08138437A (ja) | 導電性材料及びそれを用いた導電性ペースト | |
| JPS6387796A (ja) | 基板に導電回路を形成する方法 | |
| JPS6019680B2 (ja) | 絶縁板に半田付けする方法 |